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Electrothermal behavior of superconducting nanowires buried in a commercial CMOS process

이 논문은 상용 22nm FD-SOI CMOS 공정 내에 매립된 질화티타늄 나노와이어의 전기열적 거동을 조사하며, 이들의 재포획 전류가 계면 포논 방출과 종방향 전도를 결합한 2채널 냉각 모델에 의해 지배되며, 유효 냉각 계수가 깨끗한 계면에 대한 이론적 예측치보다 현저히 낮다는 것을 밝혀냈다.

원저자: Mohamed Gharib, Leonid Popryho, Salma Abdelzaher, Tejas Guruswamy, Tomas Polakovic, Umeshkumar Patel, Orlando Quaranta, Thomas Cecil, Clarence Chang, Yu-Sheng Chen, Thomas H. Swift, Grayson M. Noah, A

게시일 2026-09-29

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CC BY 4.0

원저자: Mohamed Gharib, Leonid Popryho, Salma Abdelzaher, Tejas Guruswamy, Tomas Polakovic, Umeshkumar Patel, Orlando Quaranta, Thomas Cecil, Clarence Chang, Yu-Sheng Chen, Thomas H. Swift, Grayson M. Noah, Alberto Gomez-Saiz, John J. L. Morton, M. Fernando Gonzalez-Zalba, Antonino Miceli, Inna Partin-Vaisband

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

현대 전자 공학의 세계에서 가장 강력한 컴퓨터들은 상온에서 작동하는 실리콘 칩을 기반으로 구축되지만, 빛을 감지하는 가장 민감한 검출기와 가장 진보된 양자 컴퓨터들은 절대 영도에 가까운 온도를 필요로 하는 경우가 많습니다. 수년 동안 과학자들은 이 두 세계를 결합하는 것, 즉 정교한 초전도 센서를 이를 제어하는 동일한 실리콘 칩 위에 직접 배치하여 차가운 검출기와 뜨거운 컴퓨터 사이의 부피가 크고 복잡한 배선이 필요 없도록 만드는 것을 꿈꿔왔습니다. 과제는 이러한 극한의 저온 조건에서 초전도체 역할을 할 수 있으면서도, 일상적인 컴퓨터 칩을 만드는 데 사용되는 표준 제조 공정과 호환되는 재료를 찾는 것이었습니다. 바로 현대 칩을 구축하는 데 사용되는 재료들, 구체적으로 장벽 및 커넥터로 사용되는 질화 티타늄 박막이 냉각되었을 때 초전도체가 될 수 있다는 사실이 이 통합을 위한 숨겨진 경로를 제공한다는 것이 밝혀졌습니다. 그러나 단순히 어떤 재료가 초전도 현상을 보일 수 있다는 것을 아는 것만으로는 충분하지 않습니다. 엔지니어들은 이 미세하고 묻혀 있는 와이어들이 전류를 흘려보낼 때 열이 정확히 어떻게 이동하는지를 이해해야 하는데, 왜냐하면 열은 초전도 현상의 적이기 때문입니다.

연구팀은 이제 이 숨겨진 와이어에서 열이 어떻게 행동하는지를 정확히 지도화하였으며, 새로운 유형의 컴퓨터 메모리와 로직을 구축하는 데 실제로 유용할 수 있는 냉각 시스템의 놀라운 약점을 밝혀냈습니다. 과학자들은 표준 상용 컴퓨터 칩 내부의 금속과 절연 유리 층 사이에 샌드위치처럼 끼워져 깊숙이 묻혀 있는 질화 티타늄으로 만들어진 미세한 와이어를 연구했습니다. 이 와이어들에 전기가 흐르면, 이들은 갑자기 저항이 없는 상태에서 저항이 발생하는 상태로 전환될 수 있으며, 이때 핫스팟(hot spot)이 생성됩니다. 연구진은 일단 핫스팟이 형성되면 이를 유지하기 위해 얼마나 많은 전류가 필요한지를 알고 싶었으며, 이 값은 재포획 전류(retrapping current)라고 알려져 있습니다. 만약 와이어가 너무 효율적으로 냉각되면 핫스팟이 붕괴되어 와이어가 다시 초전도 상태로 돌아갑지만, 너무 느리게 냉각되면 핫스팟이 통제 불능으로 커지게 됩니다. 연구진은 다양한 와이어 길이와 온도에 걸쳐 이 거동을 측정함으로써, 열이 엔지니어들이 예상했던 방식과는 다르게 탈출한다는 것을 발견했습니다.

연구진은 긴 와이어의 경우, 열이 와이어를 따라 양 끝단의 금속 접점으로 흐르기보다는 주로 와이어에서 수직으로 빠져나와 주변 층으로 이동하여 탈출한다는 것을 발견했습니다. 이 수직 냉각은 놀라울 정도로 비효율적입니다. 연구팀은 두 재료 사이의 깨끗한 단일 계면에서 기대되는 것보다 약 30배 낮고, 다른 연구에서 나타난 유사한 나노와이어의 최선 냉각률보다 약 12배 낮은 냉각 계수를 측정했습니다. 이러한 비효력성은 와이어가 예상보다 훨씬 더 오래 열을 보유하게 된다는 것을 의미합니다. 열이 매우 효과적으로 갇혀 있기 때문에, 와이어는 상대적으로 적은 양의 전류로도 안정적인 핫스팟을 유지할 수 있습니다. 이 안정성은 초전도 메모리나 로직 게이트와 같이 장치의 상태가 그 이력에 의존하는 히스테리시스(hysteresis) 현상에 의존하는 소자들에게 매우 중요합니다.

또한 연구는 와이어의 길이가 이 거동을 어떻게 변화시키는지 탐구했습니다. 매우 짧은 와이어의 경우 열이 끝단에 도달하여 접점을 통해 탈출할 수 있지만, 와이어가 길어질수록 주변 스택으로의 수직 냉각이 지배적인 요인이 됩니다. 연구진은 거동이 접점에 의해 제어되는 상태에서 주변 층에 의해 제어되는 상태로 바뀌는 특정 교차점인 약 3.5 마이크로미터 길이를 식별했습니다. 이 교차 길이는 냉각이 효율적일 경우 예측되는 것보다 훨씬 더 길며, 이는 묻혀 있는 환경이 열적 병목 현상(thermal bottleneck) 역할을 한다는 것을 확인시켜 줍니다. 연구팀은 열이 주로 와이어를 따라 접점으로 이동한다는 가설을 배제하였으며, 대신 수직 경로가 열 손실의 주요 경로이지만 매우 느린 경로임을 보여주었습니다.

이러한 결과는 표준 컴퓨터 칩 내부에 구축된 초전도 소자의 전기열적 지형에 대한 명확한 그림을 제공합니다. 연구진은 칩 제조 과정의 부수적인 산물인 질화 티타늄 박막이 고급 초전도 회로에 필요한 핫스팟을 지원할 만큼 견고하다는 것을 입증했습니다. 이례적으로 낮은 냉각률은 이 묻혀 있는 와이어들이 이전에 생각했던 것보다 적은 에너지로 저항 상태를 유지할 수 있음을 의미하며, 이는 저온 전자 공학과 통합하기에 적합한 후보임을 나타냅니다. 이 연구는 칩의 기하학적 구조(금속과 유리 층으로 구성된 스택)가 모델링하고 예측 가능한 독특한 열 환경을 생성한다는 것을 확인해 줍니다. 이러한 이해를 통해 엔지니어들은 복잡한 외부 냉각 인프라 없이도 제어 전자 공학과 단일 구조로 통합된 초전도 검출기 및 로직 회로를 설계할 수 있으며, 이는 더욱 콤팩트하고 강력한 양자 컴퓨팅 시스템을 향한 길을 열어줍니다.

기술 요약: 상용 CMOS 공정 내에 매립된 초전도 나노와이어의 전기열적 거동

문제 정의
상용 상보형 금속 산화물 반도체(CMOS) 공정은 확산 방지막 및 라이너 금속으로 전이 금속 질화물과 실리사이드(silicide)를 활용한다. 극저온에서 이러한 박막, 특히 다결정 실리콘 저항기 내의 질화 티타늄(TiN)은 초전도성을 나타낸다. 최근 연구들은 이를 고키네틱 인덕턴스 "슈퍼인덕터(superinductor)"로 활용해 왔으나, 후단 배선(BEOL) 금속 스택 아래에 매립된 이들 박막의 전기열적 거동은 여전히 불분명하다. 초전도 나노와이어 검출기 및 로직에서, 자가 가열된 정상(resistive) 핫스팟을 유지하는 능력은 매우 중요하다. 그러나 상용 공정의 조밀한 유전체 및 금속 환경(하부의 산화물과 상부의 금속 배선으로 둘러싸인 비정질 유전체 내에 캡슐화됨)은 향상된 냉각을 통해 이러한 핫스팟을 소멸시킬 수 있다. 열 제거를 지배하는 구체적인 메커니즘이 접점으로의 종방향 전도인지, 아니면 스택으로의 수직 계면 냉각인지에 대한 규명이 필요하며, 이에 따른 재포획 전류( $I_r$ )를 실험적으로 특성화하고 모델링하는 것은, 이 박막들이 저온 CMOS 전자 회로와 함께 검출기 및 로직을 단일 구조로 통합하는 데 적합한지 결정하는 데 필수적이다.

연구 방법론
본 연구는 GlobalFoundries 22 nm 완전 공핍형 실리콘 온 인슐레이터(FD-SOI) 공정의 전단 배선(FEOL) 내에 제작된 TiN 나노와이어를 사용하였다. TiN 박막은 약 3 nm 두께이며 BEOL 스택 아래에 매립되어 있다.

소자 제작: 나노와이어는 길이( $\ell$ ) 1 ~ 50 $\mu$ m, 폭( $W$ ) 0.50 $\mu$ m 및 1.00 $\mu$ m 범위로 정의되었다.
측정: 0.15 K에서 1.19 K 사이의 기저 온도( $T_b$ )에서 4단자 전류-전압( $I$ – $V$ ) 특성을 측정하였다. 스위칭 전류( $I_{sw}$ )와 재포획 전류( $I_r$ )는 히스테리시스 루프로부터 추출되었다.
모델링: 저자들은 실험적인 $I_r$ $I_{r}$ 데이터를 두 가지 이론적 한계와 비교하였다:
1. 종방향 전도: 접점으로의 열 흐름이며, $I_r \propto \ell^{-1}$ 로 스케일링된다.
2. 계면 냉각: 주변 스택으로의 수직 포논 매개 열속(heat flux)이며, $I_r \propto \ell^0$ (길이 독립적)로 스케일링되며 $(T_{hs}^n - T_b^n)^{1/2}$ 의 온도 의존성을 갖는다.
3. 이중 채널 모델: 열적 힐링 길이( $\eta$ )와 교차 길이( $\ell^*$ )를 사용하여 두 메커니즘을 결합한 현상학적 보간법이다.

주요 결과

히스테리시스 및 안정성: 나노와이어는 스위칭-재포획 전류 비율( $I_{sw}/I_r$ )이 7.4에서 9.8 사이로 나타나는 강한 히스테리시스를 보였으며, 이는 매립된 환경에서도 자가 가열된 핫스팟을 유지할 수 있음을 확인시켜 준다.
냉각 메커니즘: 긴 와이어( $\ell = 50$ $\mu$ m)의 경우, $I_r$ 은 일정한 열전도도를 갖는 종방향 전도에서 기대되는 $n=1$ 이 아니라, $n \approx 4$ (포논 복사 모델과 일치)인 계면 냉각 형태 $(T_{hs}^n - T_b^n)^{1/2}$ 를 따른다. 자유 지수 피팅 결과 $n \approx 4.8–5.0$ 으로 나타났다.
냉각 계수: 유효 계면 냉각 계수( $\Sigma_K$ )는 $7.9(3)$ W/(m $^2$ K $^4$ )로 추출되었다. 이 값은 단일 깨끗한 TiN/SiO $_2$ 계면에 대한 음향 임피던스 미스매치 예측값보다 약 31배 낮으며, 이전에 보고된 유사한 나노와이어의 최저 계수보다 약 12배 낮다.
열전도도: 모델 기반 박막 열전도도( $\kappa$ )는 약 20 mW/(m K)로 추정되었다.
길이 의존성: 1–50 $\mu$ m 길이에 걸쳐 $I_r$ 은 순수 종방향( $\ell^{-1}$ ) 또는 순수 계면( $\ell^0$ ) 스케일링을 따르지 않는다. 대신, 이들은 두 영역 사이를 전환한다. 데이터는 교차 길이 $\ell^* \approx 3.5$ $\mu$ m (피팅된 값: 4.4–4.6 $\mu$ m)를 갖는 이중 채널 모델에 의해 잘 설명되며, 짧은 와이어에서는 접점 냉각이 유의미해진다.

의의 및 주장
본 논문은 상용 CMOS 공정에 고유하게 존재하는 TiN 박막이 자가 가열된 핫스팟을 유지할 수 있음을 입증하여, 초전도 나노와이어 검출기 및 로직을 저온 판독 전자 회로와 단일 구조로 통합할 수 있는 가능성을 검증하였다. 주요 발견은 길이가 몇 마이크로미터보다 긴 와이어의 경우, 전기열적 거동이 접점으로의 종방향 전도가 아닌 수직 포논 매개 냉각에 의해 지배된다는 것이다.

저자들은 이례적으로 낮은 유효 냉각 계수( $\Sigma_K$ )가 긴 와이어에서 관찰되는 낮은 재포획 전류와 접점 냉각이 유효한 연장된 길이 척스를 설명한다고 주장한다. 이러한 약한 수직 냉각은 복잡한 계면의 연속과 BEOL 스택 내에 전용 상부 히트싱크가 부재함에 기인하며, 이는 표면에 증착된 나노와이어와 차별화되는 특징이다. 본 연구는 $\Sigma_K$ 와 $\kappa$ 를 통한 정량적 프레임워크를 제공하여, 별도의 맞춤형 제작 공정 없이도 초전도 기능이 강화된 CMOS 회로를 설계할 수 있도록 한다.

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