NeST: ultra-high-rate qLDPC codes with sub-$50\mu$s stabiliser cycles via spin shuttling

기술 요약: NeST – 스핀 셔틀링을 통한 50µs 미만의 안정기 사이클을 갖는 초고율 qLDPC 코드

문제 정의
양자 저밀도 패리티 검사(qLDPC) 코드는 최근 유효한 거리에서 최대 50%의 인코딩 속도를 달-성하며, 표면 코드(surface code)에 비해 물리적 큐비트 오버헤드를 크게 줄이는 성과를 거두었습니다. 그러나 이러한 코드들은 국소적인 근접 이웃 상호작용보다는 장거리 그룹 작용(long-range group actions)에 의존합니다. 중성 원자 어레이는 광학 트위저를 통해 자유 공간에서 원자를 이동시킴으로써 이러한 코드를 구현할 수 있지만, 실리콘 스핀 큐비트는 다른 제약 조건에 직면해 있습니다. 즉, 전자는 리소그래피 단계에서 고정되어 있고 충돌이 금지된 제작된 트랙을 따라 이동해야 하며, 섭동(permutations) 또한 동적으로 재구성할 수 없습니다. 본 연구가 다루는 핵심 과제는 초고율 qLDPC 코드에 필요한 복잡한 비가환 그룹 작용(non-abelian group actions)을 지원할 수 있는 형태의 "원시(primitive)"로서 결맞는 블록 수송(coherent block transport)이 실리콘 스핀 큐비트에서 존재하는지, 존재한다면 충돌이나 과도한 지연 없이 이러한 움직임을 라우팅할 수 있는 아키텍처를 어떻게 설계할 것인가 하는 점입니다.

방법론
저자는 양자 오류 정정 코드와 실리콘 스핀 큐비트 하드웨어를 결합한 NeST(Nested Shuttling Tracks)라 불리는 공동 설계(co-design)를 제안합니다.

1. 아키텍처 설계:

   • 이 아키텍처는 셔틀링 트랙의 평면 사각형 격자를 활용합니다.
   • 계층적인 중첩 컨베이어 벨트 루프를 구현합니다. 데이터 큐비트는 이러한 트랙을 따라 정적으로 유지되는 반면, 보조(ancilla) 큐비트들은 "열차(trains)" 형태로 집단적으로 셔틀링됩니다.
   • 기하학적 구조는 특정 가환 관계(반전)를 가진 순환 군의 곱으로 정의되는 비가환 그룹 $G(\vec{n}, \sigma)$의 구조를 모방합니다.
   • 그룹 곱셈은 다음과 같은 엄격하고 전역적으로 제어되는 움직임으로 매핑됩니다:
     • **순환 이동(Cyclic shifts)**은 단일 루프를 따라 보조 열차를 회전시킴으로써 달성됩니다.
     • 비가환 반전(Non-abelian inversions)(예: $r \to r^{-1}$)은 보조 열차가 목적지 루프에 진입하는 방향을 변경함으로써 달성됩니다.
     • 상위 티어 연산은 셀(cell) 전체의 루프 뭉치를 인터셀 하이웨이(inter-cell highways)를 따라 이동시키는 것을 포함합니다.
   • 이 설계는 개별적인 주소 지정 없이 모든 큐비트가 동기적으로 움직이도록 보장하여, 전역 제어 및 충돌 방지 제약을 충족합니다.

2. 코드 선택 및 탐색:

   • 저자는 비가환 그룹에 기반한 리프티드 프로덕트 코드(lifted product codes)의 한 종류인 "미튼 코드(mitten codes)"에 집중합니다.
   • 구현 가능한 그룹 패밀리 $G(\vec{n}, \sigma)$ 내에서 높은 속도와 거리를 가진 코드를 찾기 위해 심층적인 코드 탐색을 수행했습니다.
   • $J_{1400, 280, \le 28K}$까지의 후보를 식별하였으며, 20%의 속도를 달성했습니다.

3. 시뮬레이션 및 검증:

   • 안정기 회로를 컴파일하여 NeST 격자에 매핑하였으며, 회로 거리와 셔틀링 오버헤드를 최소화하도록 게이트 순서를 최적화했습니다.
   • 회로 수준의 탈분극 노이즈 모델을 포함한 엔드 투 엔드 몬테카를로 시뮬레이션을 Stim 시뮬레이터를 사용하여 수행했습니다.
   • 노이즈 모델에는 셔틀링 디페이징(dephasing, 거리에 비례), 게이트 오류, 그리고 아이들링(idling) 오류가 포함되었습니다. 데이터 큐비트의 아이들링 오류는 Hahn-echo 기법을 통해 완화되었습니다.
   • 엄격한 벨 운동 제약과 호환되는 논리 연산(논리적 파울리 연산자의 측정)을 시연하기 위해 "코드-서저리(code-surgery)" 가젯을 구축했습니다.

주요 기여

• NeST 아키텍처: 비가타한 그룹 작용을 실리콘 스핀 큐비트를 사용하여 구현하도록 특별히 설계된 최초의 하드웨어 아키텍처입니다. 이는 추상적인 그룹 곱셈을 정사각형 격자 위의 충돌 없는 엄격한 벨 운동으로 변환합니다.
• 코드-하드웨어 공동 설계: 기존의 코드를 최적화되지 않은 라우팅 체계에 강제로 맞추는 대신, 특정 그룹 패밀리를 선택함으로써 하드웨어의 제약(고정된 트랙, 충돌 방지)을 충족할 수 있음을 입증했습니다.
• 논리 연산: NeST 호환 코드-서저리 가젯을 구축했습니다. 이 가젯은 엄격한 운동 제약을 깨뜨리지 않고 논리적 연산자를 측정할 수 있게 하며, 추가적인 큐비트 오버헤드 없이 게이트 레이어의 29% 증가만으로 이를 수행합니다.
• 성능 벤치마크:
  • 속도: 안정기 사이클은 50µs 미만(예: $J_{150, 30, 10K}$ 코드의 경우 16.4µs)으로 달성되었으며, 이는 중성 원자 구현보다 2~3 자릿수 빠릅니다.
  • 임계값: 회로 수준 시뮬레이션 결과, 상당한 셔틀링 디페이징이 있는 상황에서도 $10^{-3}$ 이상의 회로 수준 임계값을 보여주었습니다.
  • 오버헤드: 물리적 오류율 $p=0.1\%$에서 목표 논리적 오류율 $10^{-14}$를 달eric할 때, 저자는 초기 시연보다 10배 향상된 셔틀링 충실도를 가정할 경우, 표면 코드의 1,457개 물리적 큐비트 대비 단 9개의 물리적 큐비트가 논리 큐비트당 필요할 것으로 추정합니다.

결과

• 임계값: 시뮬레이션된 코드들은 디페이징이 마이크로미터당 $p/20$인 경우를 포함하여 다양한 셔틀링 디페이징 가정 하에서도 $p=0.1\%$ 이상의 임계값을 유지합니다.
• 확장성: 논리적 오류율은 코드 거리와 함께 유리하게 스케일링됩니다. 저자는 $J_{1400, 280, \le 28K}$ 코드가 현재의 초기 시연보다 10배 향상된 셔틀링 충실도를 전제로 할 때, 라운드당 $10^{-14}$의 논리적 오류 확률에 도달할 수 있다고 추정합니다.
• 효율성: 아키텍처는 기존의 코드 불가지론적(code-agnostic) 접근 방식에서 나타나는 라우팅 깊이 페널티 없이 미튼 코드가 요구하는 복잡한 섭동을 성공적으로 라우팅합니다.

의의 및 주장
본 논문은 초저오버헤드 결함 허용(fault tolerance)과 빠른 클록 속도가 실리콘 스핀 큐비트 맥락에서 서로 상충하는 목표가 아님을 입증한다고 주장합니다. 전자 셔틀링을 활용하여 비가환 그룹 작용을 구현함으로써, NeST는 기존에 중성 원자의 자유 공간 이동성이 필요하다고 여겨졌던 고율 qLDPC 코드를 사용할 수 있게 합니다. 본 연구는 실리콘 스핀 큐비트가 셔틀링 충실도가 계속 개선된다는 전제하에, 이러한 코드에 필요한 연결성과 실질적인 양자 계산에 필요한 속도를 모두 제공할 수 있음을 확립합니다. 저자는 자신의 아키텍처가 이미 실험적으로 입증된 프리미티브(컨베이어 모드 셔틀링, 접합부)에 의존하고 있음을 강조하며, NeST 설계가 실리콘 기반 양자 오류 정정을 위한 실행 가능한 근시안적 경로(near-term path)임을 시사합니다.