A Native RTL Quantum Statevector Simulator in FP64 on an HBM-Equipped FPGA
Este artigo apresenta uma implementação nativa em Verilog RTL de um simulador de vetor de estado quântico FP64 de alto desempenho em um FPGA equipado com HBM que alcança fidelidade perfeita para até 15 qubits ao traduzir um kernel HLS validado em lógica escrita à mão com motores de porta especializados e uma arquitetura de memória HBM otimizada, enquanto também documenta uma falha de verificação específica para 16 ou mais qubits.