A CMOS+X Spiking Neuron With On-Chip Machine Learning

Resumo Técnico: Um Neurônio Pulsante CMOS+X com Aprendizado em Chip

Problema
As plataformas modernas de computação de borda (edge computing) enfrentam demandas crescentes por inteligência em tempo real sob restrições rigorosas de energia, latência e área de silício. As arquiteturas convencionais de aprendizado profundo, dependentes de operações de matriz densa e aritmética de alta precisão, são frequentemente dispendiosas computacionalmente e inadequadas para dispositivos limitados termicamente ou alimentados por bateria. Embora as Redes Neurais Pulsantes (SNNs) ofereçam uma alternativa energeticamente eficiente através de computação esparsa e orientada a eventos, sua implementação em hardware enfrenta desafios significativos. As SNNs digitais sofrem com gargalos de memória e overhead síncrono de clock, enquanto implementações analógicas exigem uma nova física de dispositivos para realizar neurônios compactos e sinapses ajustáveis sem depender de controle digital ou da separação entre memória e computação. Há uma necessidade de um framework de hardware compatível com CMOS e manufaturável que possa suportar nativamente tanto o comportamento pulsante quanto o aprendizado em chip.

Metodologia
Este trabalho propõe e simula um framework "CMOS+X", onde "X" representa uma junção de túnel magnético (MTJ) espintrônica integrada à tecnologia CMOS padrão. O núcleo da metodologia consiste em:

1. Arquitetura do Dispositivo: Os autores projetam um único neurônio artificial consistindo em um transistor NMOS conectado em série com uma MTJ (uma unidade NMOS+MTJ). Esta estrutura espelha a célula padrão 1T-1MTJ usada em MRAM, mas é reaproveitada para operação dinâmica. A MTJ possui uma camada de referência, uma camada de análise e uma camada livre. A resistência da MTJ depende do ângulo entre a magnetização da camada livre e a da camada de análise.
2. Princípio de Operação: O neurônio opera via Torque de Transferência de Spin (STT). Uma tensão de entrada ($V_{in}$) controla o portão do transistor NMOS, regulando a corrente ($I_{D}$) que flui através do circuito em série. Esta corrente exerce um torque sobre a magnetização da camada livre, causando sua precessão. Quando o ângulo de magnetização excede um limiar específico, a resistência da MTJ sofre uma mudança brusca e temporária, gerando um pulso de tensão na saída ($V_{out}$).
3. Ambiente de Simulação: O sistema é modelado inteiramente dentro do simulador de circuitos padrão da indústria, LTspice. O modelo da MTJ incorpora a dinâmica de magnetização (baseada na equação de Landau-Lifshitz-Gilbert com termos de STT), enquanto o NMOS utiliza um modelo padrão. O estudo assume condições isotérmicas e não inclui variações de processo ou flutuações térmicas.
4. Rede e Aprendizado: Os autores interconectam esses neurônios usando sinapses analógicas modeladas como amplificadores de tensão ajustáveis. Eles constroem uma rede feedforward de duas camadas (camadas de entrada e saída) mais neurônios de codificação externos para resolver a tarefa de classificação não linear XOR. O aprendizado é alcançado através de uma regra de gradiente descendente supervisionada, adaptada para o domínio analógico. O mecanismo de aprendizado baseia-se em sinais de pulso codificados no tempo, onde o tempo de disparo do neurônio de saída é ajustado para corresponder a um tempo de "objetivo" (goal) alvo. A regra de atualização de peso é derivada da derivada de uma função de perda (a diferença ao quadrado entre os tempos de disparo reais e desejados) em relação aos pesos sinápticos.

Principais Contribuições

• Design de Neurônio Inovador: O artigo demonstra que um par NMOS+MTJ, uma estrutura quase idêntica às células padrão de MRAM, reproduz naturalmente comportamentos biológicos essenciais de neurônios — incluindo ativação por limiar, geração de pulso, latência, períodos refratários, integração sináptica e inibição — sem a necessidade de circuitos de controle adicionais. Esses comportamentos emergem intrinsecamente da física acoplada dos dispositivos MTJ e do transistor.
• Aprendizado Analógico em Chip: O trabalho apresenta uma prova de conceito para um sistema de aprendizado totalmente analógico e em chip. Ele demonstra que uma rede desses neurônios físicos pode realizar aprendizado de gradiente descendente supervisionado diretamente no domínio analógico, utilizando atualizações de tempo de pulso dependentes de sinapse.
• Classificação XOR: Os autores simulam com sucesso uma rede neural pulsante de duas camadas que aprende a tarefa não linear XOR. A rede ajusta seus pesos sinápticos ao longo de épocas de treinamento até que o tempo do pulso de saída se alinhe com os valores lógicos alvo.

Resultados

• Dinâmica de Neurônio Único: Simulações no LTspice confirmaram que o neurônio NMOS+MTJ exibe comportamento de pulso "tudo ou nada". Entradas abaixo de uma tensão de limiar ($V_{th} \approx 3,4$ V) falham em disparar um pulso, enquanto entradas acima do limiar geram um formato de pulso consistente, independentemente da amplitude. O sistema também demonstrou latência de resposta (o atraso diminui com entradas mais fortes), períodos refratários (absolutos e relativos) e modulação de frequência.
• Propagação de Sinal: Uma cadeia de três neurônios conectados por sinapses ajustáveis propagou pulsos com sucesso. As simulações mostraram que o peso sináptico (ganho do amplificador) influencia diretamente a latência de resposta, estabelecendo um compromisso entre a ajustabilidade do tempo e a sensibilidade.
• Desempenho de Aprendizado: A rede treinou na tarefa XOR e convergiu após aproximadamente 16 épocas.
  • Convergência de Peso: Os pesos sinápticos estabilizaram-se em valores específicos (ex: $w_{o1i1} \approx 3,63$, $w_{o1i2} \approx 6,19$).
  • Redução de Erro: A função de perda caiu bruscamente após a época 16, aproximando-se de zero.
  • Acurácia: Na época 22, o erro absoluto máximo de tempo em todas as quatro condições de entrada XOR foi reduzido para 0,102 ns. Os pulsos de saída corresponderam de perto aos pulsos de "objetivo" para todas as combinações de entrada.
  • Eficiência: Todo o processo de treinamento para a tarefa XOR foi simulado em aproximadamente 15 segundos em um laptop convencional, com um tempo total de treinamento simulado de cerca de 1 $\mu$s.

Significância e Alegações
O artigo afirma fornecer uma prova de conceito para uma arquitetura neuromórfica CMOS+X que integra treinamento e inferência dentro de uma única plataforma analógica. Os autores enfatizam que este é o primeiro nível de simulação de circuito onde as dinâmicas de neurônio fisicamente geradas (derivadas da magnetização da MTJ) participam diretamente do aprendizado supervisionado dentro de uma rede neural pulsante.

A significância reside em demonstrar que:

1. Fluxos de fabricação de semicondutores padrão (especificamente aqueles que suportam MRAM) poderiam potencialmente realizar esses circuitos neuromórficos.
2. Tarefas de aprendizado complexas e não lineares podem ser modeladas usando apenas circuitos analógicos e sinais codificados no tempo, eliminando a necessidade de backpropagation digital ou gradientes substitutos na simulação.
3. A física intrínseca dos dispositivos espintrônicos pode servir como o substrato computacional tanto para a dinâmica do neurônio quanto para o aprendizado, unindo a escala nanométrica da espintrônica e a eletrônica analógica compatível com CMOS.

Os autores mantêm-se modestos quanto ao escopo atual, observando que o trabalho é uma prova de conceito baseada em simulação, sem validação experimental, análise de variação de processo ou uma avaliação completa de potência/energia dos modelos de sinapse idealizados. Eles identificam a validação experimental, a implementação em nível de transistor das sinapses e testes de robustez como passos futuros necessários.