Resumo Técnico: FHECore: Repensando a Microarquitetura de GPU para Criptografia Totalmente Homomórfica

1. Declaração do Problema

A Criptografia Totalmente Homomórfica (FHE) permite o processamento de dados criptografados, mas sofre com enormes sobrecargas computacionais e de memória, muitas vezes excedendo a execução em texto simples por várias ordens de magnitude. Embora as GPUs ofereçam o paralelismo e a programabilidade necessários para FHE, as arquiteturas modernas são cada vez mais especializadas para cargas de trabalho de aprendizado de máquina (ML) de baixa precisão (ex: INT8, FP8). Isso cria um desajuste fundamental: esquemas de FHE como o CKKS dependem de aritmética modular de inteiros de ampla precisão (INT32/INT64), que as atuais Tensor Cores de GPU não suportam nativamente.

As tentativas existentes de mapear FHE para Tensor Cores envolvem a decomposição de inteiros amplos em blocos de baixa precisão (ex: INT8), a realização de multiplicações de matrizes e, em seguida, a remontagem dos resultados com reduções modulares intermediárias. Essa abordagem incorre em uma sobrecarga substancial:

• Sobrecarga de Instrução: O processo de decomposição e remontagem gera cadeias longas de instruções de grão fino, aumentando a pressão no front-end e as contagens de instruções dinâmicas.
• Latência: A remontagem intermediária e a redução modular representam quase 40% da latência total da Transformada de NTT (Transformada de Número Teórico).
• Ineficiência: As GPUs atuais carecem de opcodes nativos para operações de módulo de ampla precisão, forçando o software a implementar sequências de redução complexas.

2. Metodologia e Design

Os autores propõem o FHECore, uma unidade funcional especializada integrada diretamente ao Streaming Multiprocessor (SM) da GPU para acelerar nativamente as transformações modulo-lineares centrais para FHE.

Integração Arquitetural

• Posicionamento: O FHECore é instanciado ao lado das existentes CUDA cores e Tensor Cores dentro de cada SM. O design espelha a contagem de Tensor Cores (ex: 4 FHECores por SM em uma configuração A100) para manter a simetria com o escalonador de warp e o acesso ao arquivo de registradores.
• Microarquitetura: O FHECore utiliza uma matriz sistólica de 16×8 de Elementos de Processamento (PEs). Cada PE realiza uma operação de multiplicação-acumulação modular ($R \leftarrow (R + a \cdot b) \mod q$) em operandos de 32 bits.
• Redução Modular: Para eliminar longas sequências de instruções para redução, cada PE incorpora um pipeline dedicado de redução de Barrett. Esta implementação de hardware lida com a operação de módulo nativamente, removendo a necessidade de cadeias de multiplicação e predicados via software.
• Fluxo de Dados: O design adota um fluxo de dados estacionário de saída (output-stationary). Ao contrário dos fluxos estacionários de operando, onde um operando trava enquanto atravessa o pipeline, o fluxo estacionário de saída encaminha ambos os operandos a cada ciclo, permitindo que o pipeline de 6 estágios do PE opere continuamente sem "bubbles". Isso reduz a latência de uma multiplicação de matriz 16×8×16 para 44 ciclos.
• Interface de Memória: Consistente com as Tensor Cores, o FHECore opera exclusivamente com valores no arquivo de registradores. Ele não interage diretamente com a memória compartilhada ou caches, preservando a hierarquia de memória existente da GPU e permitindo transferências de dados assíncronas.

Extensão do Conjunto de Instruções (ISA)

• Novo Intrínseco: Os autores introduzem um novo intrínseco CUDA, fhe_sync, que mapeia para uma instrução SASS customizada (FHEC).
• Funcionalidade: Semelhante ao mma_sync para Tensor Cores, o fhe_sync realiza uma multiplicação de matriz modular. Ele aceita o módulo $q$ e uma constante de Barrett pré-computada $\mu$ como argumentos, programando os PEs diretamente.
• Compilação: O intrínseco fhe_sync compila para PTX e, subsequentemente, para a instrução customizada FHEC, consolidando operações aritméticas e de movimentação de dados em um único primitivo de grão grosso.

3. Principais Contribuições

1. Unidade Funcional FHECore: Uma matriz sistólica especializada integrada ao SM da GPU que suporta nativamente transformações modulo-lineares de ampla precisão (especificamente NTT e Conversão de Base) com redução de Barrett integrada.
2. Extensão de ISA: Uma nova instrução (FHEC) que reduz as contagens de instruções dinâmicas ao consolidar sequências complexas de aritmética modular em operações únicas.
3. Avaliação Abrangente: Uma avaliação baseada em simulação usando Accel-Sim e traços reais de A100 (via NVBit) através de primitivas CKKS (NTT, INTT, Conversão de Base) e cargas de trabalho de ponta a ponta (Bootstrapping, Regressão Logística, ResNet20, BERT-Tiny).
4. Análise de Área e Desempenho: Um fluxo de design físico completo (RTL para GDS) usando o processo ASAP7 para quantificar a sobrecarga de área e verificar que o design não impacta o caminho crítico da GPU.

4. Resultados

A avaliação demonstra ganhos significativos de desempenho com custo de hardware mínimo:

• Aceleração de Desempenho:
  • Primitivas CKKS: Um aumento de velocidade de média geométrica de 1,57×.
  • Cargas de Trabalho Ponta a Ponta: Um aumento de velocidade de média geométrica de 2,12×.
  • Bootstrapping: Uma redução de 50% na latência (de 314,67 ms para 163,90 ms na A100).
• Redução de Contagem de Instruções:
  • Primitivas CKKS: Uma redução de média geométrica de 2,41× na contagem de instruções dinâmicas.
  • Cargas de Trabalho Ponta a Ponta: Uma redução de média geométrica de 1,96×.
• Sobrecarga de Área:
  • A integração do FHECore na A100 aumenta a área do die em apenas 2,4% (de 826 mm² para 845,91 mm²), permanecendo bem dentro dos limites de retículo padrão.
  • Isso contrasta fortemente com trabalhos anteriores (ex: GME na AMD MI100), que incorreram em uma sobrecarga de área de 26,6%.
• Eficiência: O design alcança esses ganhos sem comprometer o desempenho de cargas de trabalho convencionais de GPU, já que FHE e cargas de trabalho de ML em texto simples são mutuamente exclusivas na prática.

5. Significância e Alegações

O artigo afirma que o FHECore aborda o desajuste arquitetural fundamental entre as GPUs modernas e os requisitos de FHE. Ao reconhecer que os gargalos dominantes em FHE (NTT e Conversão de Base) podem ser formulados como transformações modulo-lineares, os autores demonstram que uma unidade funcional especializada de grão grosso pode reduzir drasticamente a sobrecarga de instrução e a latência.

A significância deste trabalho reside em sua praticidade e escalabilidade:

• Sobrecarga Mínima: Diferente de ASICs ou FPGAs que possuem alto tempo de chegada ao mercado e custo, ou modificações de GPU anteriores que excederam os limites de retículo, o FHECore oferece uma solução de baixa área (2,4%) que se ajusta às restrições de fabricação existentes.
• Compatibilidade de Ecossistema: Ao integrar-se ao SM e reutilizar o arquivo de registradores e o modelo de programação existente (via fhe_sync), o FHECore aproveita o ecossistema maduro da CUDA, evitando a necessidade de stacks de software inteiramente novos.
• Preparação para o Futuro: O design não está preso à A100 especificamente e pode ser estendido para arquiteturas mais novas (ex: Hopper, Blackwell) e outras cargas de trabalho criptográficas que dependem de aritmética modular, como Provas de Conhecimento Zero (Zero-Knowledge Proofs) e Criptografia Pós-Quântica.

Os autores concluem que o FHECore fornece um caminho viável e de alto desempenho para implantar aplicações de preservação de privacidade em escala na infraestrutura de GPU existente.