Hardware-aware Low-latency Quantum Compilation with Data-driven Lightweight Error Detection for Early Fault-Tolerant Systems

Resumo Técnico: Compilação Quântica de Baixa Latência e Sensível ao Hardware com Detecção de Erros Leve Baseada em Dados

1. Declaração do Problema

Processadores de Escala Intermediária com Ruído (NISQ) enfrentam limites fundamentais impostos por infidelidades de portas, conectividade limitada e tempos de coerência finitos. Embora a Correção de Erros Quânticos (QEC) completa pudesse, teoricamente, superar esses limites, ela exige sobrecargas de qubits proibitivas (centenas a milhares de qubits físicos por qubit lógico). Consequentemente, o campo está entrando em um regime de "tolerância a falhas precoce", onde a detecção de erros leve (QED) usando códigos estabilizadores de distância dois oferece supressão de ruído com sobrecarga constante via pós-seleção.

No entanto, uma lacuna crítica existe nas ferramentas atuais: o mapeamento/roteamento de qubits e o escalonamento de síndromes de QED são tratados como problemas isolados.

• Compiladores existentes (ex: SABRE) otimizam para conectividade e latência, mas ignoram a sobrecarga de ancilla e as penalidades de pós-seleção associadas à QED.
• Estudos de QED existentes assumem um circuito fixo e pré-compilado, falhando em considerar como as escolhas de roteamento afetam o erro residual apresentado à camada de detecção.

Este desacoplamento impede a realização dos ganhos de fidelidade disponíveis. Além disso, não há um framework principiológico para equilibrar a sobrecarga de detecção com a probabilidade de sucesso sob restrições estritas de latência.

2. Metodologia

O artigo propõe um framework de co-design integrado e sensível ao hardware que otimiza conjuntamente o mapeamento de qubits, a inserção de SWAP e o posicionamento do escalonamento de síndromes. O sistema consiste em três componentes primários:

A. Passagem de Compilação Sensível ao Hardware
O compilador estende o transpiler do Qiskit com um pipeline de quatro estágios:

1. Ingestão de Front-end: Analisa circuitos lógicos em um Grafo Acíclico Dirigido (DAG) e constrói um grafo de interação ponderado.
2. Alocação Inicial Heurística: Utiliza isomorfismo de subgrafos para mapear pares de qubits de alta frequência para arestas de dispositivo de alta fidelidade.
3. Simulated Annealing (SA) com Kernel ILP: O núcleo do loop de otimização. Ele propõe iterativamente mudanças de mapeamento (troca de qubits lógicos). Para subcircuitos dentro de uma janela de tamanho $w$ (tipicamente 10 qubits), um solver de Programação Linear Inteira (ILP) incorporado encontra a atribuição localmente ótima.
   • Função de Custo: A otimização é guiada por uma função de custo ponderada pelo ruído (Eq. 2) que penaliza a infidelidade esperada das portas e violações do orçamento de latência. Esta função de custo está formalmente conectada aos limites de infidelidade de Depolarização de primeira ordem (Proposição 1).
4. Inserção e Redução de SWAP: Insere portas SWAP usando heurísticas A*/SABRE e aplica decomposição KAK para cancelar rotações redundantes.

B. Escalonador de QED Baseado em Dados
Um módulo de aprendizado de máquina opera paralelamente ao compilador para determinar o posicionamento e a frequência ideais dos blocos de QED:

• Primitivas: Utiliza códigos de detecção $[[n, n-2, 2]]$ com uma ancilla por bloco.
• Extração de Características: Calcula seis características escalares por circuito, incluindo contagem de portas de dois qubits, profundidade do caminho crítico, entropia de conectividade e fidelidade média de porta local.
• Modelo: Dois regressores XGBoost predizem o ganho marginal de sucesso ($\Delta S$) e a retenção de pós-seleção ($R$).
• Inferência: O escalonador avalia uma função de utilidade (Eq. 3) através de um conjunto discreto de frequências de síndrome e posições de bloco, selecionando a configuração Pareto-ótima em menos de 6 ms.

C. Framework de Avaliação Acelerado por HPC
O framework utiliza o SDK NVIDIA cuQuantum para simulação de matriz de densidade acelerada por GPU (até 20 qubits) para gerar dados de treinamento e validar resultados. Emprega SLURM para escalonamento de tarefas e Docker para reprodutibilidade.

3. Principais Contribuições

1. Formulação de Co-Design Conjunto: Um objetivo de otimização unificado que acopla o mapeamento de qubits e o escalonamento de QED, penalizando tanto a infidelidade esperada quanto as restrições de latência/retenção.
2. Função de Custo Sensível ao Ruído: Uma função de custo formal (Eq. 2) que generaliza abordagens de mapeamento adaptativas ao ruído anteriores (ex: Murali et al.) ao incorporar pesos de importância de caminho de circuito, sendo provada para minimizar um limite superior de primeira ordem na infidelidade do circuito.
3. Escalonador Baseado em Dados: Um escalonador baseado em XGBoost treinado em 50.000 pares circuito-ruído que prediz o aumento de sucesso e retenção, permitendo a seleção rápida de cronogramas de síndrome ideais.
4. Avaliação Abrangente: Um aparato de avaliação baseado em HPC usando cuQuantum para testar o framework em algoritmos VQE, Estimativa de Fase e Grover em três perfis de ruído distintos (Supercondutor, Íon Aprisionado e Adversário).

4. Resultados Experimentais

Experimentos foram conduzidos em circuitos variando de 6 a 20 qubits com profundidades de 10–160.

• Ganhos na Probabilidade de Sucesso: A abordagem de co-design conjunto supera significativamente a linha de base SABRE padrão.
  • Em uma instância VQE de 8 qubits (perfil Supercondutor), a probabilidade de sucesso aumentou em 68% (IC 95%: 60%–76%).
  • Em uma instância QPE de 12 qubits, a melhoria atingiu 118%.
  • Os ganhos foram consistentes nos perfis de ruído de Íon Aprisionado (15–28%) e Adversário (31–45%).
• Interação Super-Aditiva: Estudos de ablação revelaram que o efeito combinado da passagem de mapeamento e do escalonador de QED é maior do que a soma de suas partes individuais. Para VQE-H2, o ganho conjunto ($\Delta S = +0.26$) excedeu a soma dos ganhos individuais ($\Delta S_{mapper} + \Delta S_{QED} = 0.17$). Isso é atribuído ao roteamento sensível ao ruído que reduz os erros residuais, melhorando assim a confiabilidade da síndrome.
• Latência e Retenção:
  • A latência de ponta a ponta aumentou por um fator de 1.7–2.1, mas permaneceu abaixo de 1 segundo, compatível com pipelines de pré-processamento em nuvem.
  • A retenção de pós-seleção permaneceu acima de 32% para a instância VQE de 8 qubits, demonstrando que a sobrecarga é gerenciável.
• Validação de Hardware: Uma validação em pequena escala em um processador da família IBM Eagle confirmou a consistência direcional com as simulações. No entanto, os resultados de hardware foram de 4 a 8 pontos percentuais menores do que as simulações, atribuídos a drift não modelado, crosstalk de espectador e obsolescência de calibração.

5. Significância e Alegações

O artigo afirma que seu framework integrado aborda uma tensão fundamental na tolerância a falhas precoce: o compromisso entre a sobrecarga de detecção e o sucesso algorítmico. Ao tratar a compilação e a detecção de erros como um problema acoplado em vez de etapas isoladas, o sistema desbloqueia ganhos de fidelidade que são inacessíveis a qualquer um dos componentes isoladamente.

Os autores enfatizam que:

• A abordagem é sensível ao hardware, aproveitando dados de calibração específicos do dispositivo (fidelidades, tempos de coerência) para guiar a compilação.
• O escalonador baseado em dados fornece um método prático e de baixa latência para navegar no complexo espaço de compromisso entre probabilidade de sucesso e retenção de shots.
• A interação super-aditiva entre o mapeamento e a detecção prova que otimizar o "ambiente de ruído" apresentado à camada de detecção de erro é crítico para maximizar sua utilidade.

O trabalho é apresentado como um passo em direção à tolerância a falhas precoce prática, oferecendo um pipeline reprodutível (via Docker/SLURM) que preenche a lacuna entre códigos teóricos de detecção de erro e as realidades do hardware quântico ruidoso e restrito. Os autores observam limitações, incluindo a dependência de simulação para valores absolutos, a necessidade de retreinar o escalonador durante o drift do dispositivo e a restrição atual de simulação exata para aproximadamente 20 qubits.