Co-Optimization of Analog Kolmogorov-Arnold Networks for Low-Power Function Approximation in Flexible Electronics

Resumen Técnico: Co-optimización de Redes Kolmogorov-Arnold Analógicas para la Aproximación de Funciones de Bajo Consumo en Electrónica Flexible

Planteamiento del Problema
Los dispositivos portátiles (wearables) y los sensores de Internet de las Cosas (IoT) requieren cada vez más el procesamiento de bioseñales y datos ambientales directamente en el sensor. Estas tareas implican operaciones computacionalmente exigentes, tales como funciones de activación no lineales, curvas de calibración de sensores y preprocesamiento de señales (por ejemplo, compresión logarítmica, operaciones de potencia). La implementación de estas funciones de forma digital suele incurrir en un gasto energético significativo debido a la conversión analógica-digital (ADC) y al procesamiento digital posterior. Si bien la Electrónica Flexible (FE) ofrece una plataforma prometedora para aplicaciones portátiles debido a su flexibilidad mecánica y fabricación de bajo costo, impone restricciones estrictas de densidad de circuito y consumo de energía. Además, las implementaciones analógicas son vulnerables al ruido, las variaciones del proceso y los desajustes de los dispositivos, lo que puede degradar la precisión de la aproximación si las no idealidades del hardware no se abordan explícitamente durante el diseño del modelo. Los enfoques existentes, como el cómputo en memoria basado en RRAM o las técnicas basadas en polinomios, enfrentan limitaciones respecto a la variabilidad de los dispositivos, la demanda energética o la falta de optimización específica para plataformas de FE.

Metodología
Los autores proponen Redes Kolmogorov-Arnold Analógicas (AKANs), desarrolladas mediante una metodología de co-optimización hardware-software. El núcleo de este enfoque es un bucle de diseño unificado que integra simulación de circuitos, modelado de errores y poda de parámetros.

1. Arquitectura de Hardware: La AKAN se implementa utilizando transistores de película delgada (TFT) de Óxido de Indio, Galio y Zinc (IGZO), una tecnología unipolar adecuada para la electrónica flexible (FE). La red utiliza Bloques de Construcción Analógicos (ABBs) para construir splines cuadráticos que representan la función $B(x) = k_0 + k_1x + k_2x^2$. Estos splines están interconectados mediante operaciones de multiplicación-acumulación (MAC) usando resistencias para asignar pesos.
2. Modelado de Error con Conciencia de Hardware: A diferencia de trabajos previos que asumen un comportamiento ideal o utilizan distribuciones estadísticas de error, este trabajo deriva una función de error continua y dependiente de la entrada ($\hat{\epsilon}_{hardware}(x)$) directamente de simulaciones transitorias de SPICE de los circuitos de IGZO. Este modelo captura las no idealidades sistemáticas del hardware a través de todo el espacio de coeficientes ($k_0, k_1, k_2$).
3. Poda a Nivel de Coeficiente: La metodología introduce una estrategia de poda que opera al nivel de los coeficientes polinómicos individuales en lugar de neuronas o splines completos. Eliminar un coeficiente (por ejemplo, establecer $k_1$ en cero) corresponde a la eliminación física de bloques de circuito específicos (multiplicadores, cuadradores o sumadores).
4. Entrenamiento con Co-diseño: El proceso de poda se integra en el bucle de entrenamiento de KAN. Para cada configuración de poda, el modelo de error de hardware correspondiente se inyecta en el objetivo de entrenamiento como ruido aditivo ($f_{target}(x) = f_{ideal}(x) + \hat{\epsilon}_{hardware}(x)$). Esto permite que la red aprenda configuraciones de parámetros que permanezcan robustas bajo condiciones de operación realistas y restricciones de poda específicas.

Contribuciones Clave
El artículo identifica tres contribuciones principales:

1. Modelado de Error Analógico con Conciencia de la Tecnología: La derivación de funciones de error continuas y dependientes de la entrada directamente de simulaciones transitorias de SPICE de circuitos de TFT de IGZO unipolar, capturando no idealidades sistemáticas del hardware en un proceso de FE comercialmente relevante.
2. Poda de Coeficientes a Nivel de Bloque de Circuito: Una metodología de poda que opera sobre coeficientes polinómicos individuales ($k_0, k_1, k_2$) de cada spline cuadrático. Este enfoque permite la eliminación física de bloques de circuito, traduciendo directamente las decisiones de software en ahorros de área y potencia de hardware.
3. Validación Impulsada por Aplicaciones: Evaluación exhaustiva a través de cuatro conjuntos de datos (PPG-DaLiA, ECG5000, Consumo de Energía Eléctrica de Hogares Individuales e Iris), cubriendo escenarios de monitoreo biomédico y sensores relevantes para el despliegue en FE.

Resultos
El marco propuesto fue validado mediante extensas simulaciones de SPICE y experimentos de entrenamiento:

• Eficiencia de Hardware: La poda de coeficientes individuales resultó en ahorros significativos de hardware. Los mejores escenarios demostraron hasta un 55% de reducción de área y un 50% de reducción de potencia en comparación con la línea base sin podar. En promedio, las reducciones en los conjuntos de datos fueron de casi un 30% para ambos parámetros.
• Mejoras en la Precisión: Contrario a la expectativa de que la poda degrada el rendimiento, los resultados mostraron que la poda puede mejorar la precisión de la aproximación. La eliminación de coeficientes cercanos a cero actuó como un regularizador implícito, reduciendo la susceptibilidad del modelo al sobreajuste y al ruido del hardware. En varios casos, la AKAN podada logró un Error Porcentual Medio Normalizado (NMPE) menor que la línea base sin podar.
• Robustez: Un análisis PVT (Proceso, Voltaje, Temperatura) a través de 27 esquemas de operación confirmó que el entrenamiento con conciencia de hardware compensa los desplazamientos sistemáticos. El NMPE se mantuvo estable dentro del rango de temperatura de dispositivos portátiles (27–40 °C), con una desviación máxima de solo 0.74 puntos porcentuales respecto a las condiciones nominales.
• Rendimiento en Aplicaciones Derivadas: Al ser evaluadas en tareas derivadas (clasificación para ECG5000 e Iris; reconstrucción de señales para IHEPC y PPG-DaLiA), las AKAN podadas mantuvieron un rendimiento comparable al de la línea base sin podar y a las KAN ideales de solo software. En tareas de reconstrucción de señales, las mejores configuraciones podadas incluso superaron a la línea base de hardware sin podar, reduciendo el NRMSE hasta en un 33%.

Significancia
El artículo sostiene que este trabajo establece un marco robusto y generalizable para la aproximación de funciones analógicas de bajo consumo en la Electrónica Flexible. Al considerar explícitamente las restricciones de nivel de circuito durante el entrenamiento y emplear una estrategia de poda a nivel de coeficiente, las AKAN propuestas abordan el compromiso crítico entre la eficiencia de hardware y la precisión de la aproximación. Los resultados demuestran que la reducción estratégica de parámetros no solo ahorra recursos, sino que puede mejorar la capacidad de generalización de las redes neuronales analógicas, haciéndolas viables para aplicaciones de detección en tiempo real y con recursos limitados en dispositivos portátiles e IoT. Este enfoque ofrece una vía para implementar funciones no lineales complejas directamente en hardware analógico sin los costos prohibitivos de área y potencia que típicamente se asocian con tales implementaciones en tecnologías de FE.