Co-Optimization of Analog Kolmogorov-Arnold Networks for Low-Power Function Approximation in Flexible Electronics

Resumo Técnico: Co-Otimização de Redes Kolmogorov-Arnold Analógicas para Aproximação de Funções de Baixo Consumo em Eletrônica Flexível

Definição do Problema
Dispositivos vestíveis e sensores de Internet das Coisas (IoT) exigem cada vez mais o processamento de sinais biológicos e dados ambientais diretamente no sensor. Essas tarefas envolvem operações computacionalmente exigentes, como funções de ativação não lineares, curvas de calibração de sensores e pré-processamento de sinais (por exemplo, compressão logarítmica, operações de potência). Implementar essas funções digitalmente frequentemente acarreta um overhead de energia significativo devido à conversão analógico-digital (ADC) e ao subsequente processamento digital. Embora a Eletrônica Flexível (EF) ofereça uma plataforma promissora para aplicações vestíveis devido à sua flexibilidade mecânica e fabricação de baixo custo, ela impõe restrições rigorosas de densidade de circuito e consumo de energia. Além disso, implementações analógicas são vulneráveis a ruído, variações de processo e desajustes de dispositivos, o que pode degradar a precisão da aproximação se as não-idealidades do hardware não forem explicitamente abordadas durante o design do modelo. Abordagens existentes, como computação em memória baseada em RRAM ou técnicas baseadas em polinômios, enfrentam limitações em relação à variabilidade dos dispositivos, demanda de energia ou falta de otimização específica para plataformas de EF.

Metodologia
Os autores propõem as Redes Kolmogorov-Arnold Analógicas (AKANs), desenvolvidas através de uma metodologia de co-otimização hardware-software. O núcleo desta abordagem é um loop de design unificado que integra simulação de circuito, modelagem de erro e poda de parâmetros.

1. Arquitetura de Hardware: A AKAN é implementada usando Transistores de Película Fina (TFTs) de Óxido de Índio, Gálio e Zinco (IGZO), uma tecnologia unipolar adequada para EF. A rede utiliza Blocos de Construção Analógicos (ABBs) para construir splines quadráticas que representam a função $B(x) = k_0 + k_1x + k_2x^2$. Esses splines são interconectados via operações de Multiplicação-Acúmulo (MAC) usando resistores para atribuir pesos.
2. Modelagem de Erro Consciente do Hardware: Diferente de trabalhos anteriores que assumem comportamento ideal ou usam distribuições de erro estatísticas, este trabalho deriva uma função de erro contínua e dependente da entrada ($\hat{\epsilon}_{hardware}(x)$) diretamente de simulações transientes de SPICE dos circuitos de IGZO. Este modelo captura não-idealidades sistemáticas de hardware em todo o espaço de coeficientes ($k_0, k_1, k_2$).
3. Poda ao Nível de Coeficiente: A metodologia introduz uma estratégia de poda que opera ao nível de coeficientes individuais em vez de neurônios ou splines inteiros. Remover um coeficiente (por exemplo, definir $k_1$ como zero) corresponde à remoção física de blocos de circuito específicos (multiplicadores, geradores de quadrados ou somadores).
4. Treinamento de Co-Design: O processo de poda é integrado ao loop de treinamento da KAN. Para cada configuração de poda, o modelo de erro de hardware correspondente é injetado no objetivo de treinamento como ruído aditivo ($f_{target}(x) = f_{ideal}(x) + \hat{\epsilon}_{hardware}(x)$). Isso permite que a rede aprenda configurações de parâmetros que permaneçam robustas sob condições operacionais realistas e restrições de poda específicas.

Principais Contribuições
O artigo identifica três contribuições primárias:

1. Modelagem de Erro de Tecnologia-Consciente: A derivação de funções de erro contínuas e dependentes da entrada diretamente de simulações transientes de SPICE de circuitos de TFT de IGZO unipolar, capturando não-idealidades sistemáticas de hardware em um processo de EF comercialmente relevante.
2. Poda de Coeficiente ao Nível de Bloco de Circuito: Uma metodologia de poda que opera em coeficientes polinomiais individuais ($k_0, k_1, k_2$) de cada spline quadrática. Esta abordagem permite a remoção física de blocos de circuito, traduzindo diretamente decisões de software em economia de área e potência de hardware.
3. Validação Orientada por Aplicação: Avaliação abrangente em quatro conjuntos de dados (PPG-DaLiA, ECG5000, Consumo de Energia Elétrica Residencial Individual e Iris), cobrindo monitoramento biomédico e cenários de detecção relevantes para implantação em EF.

Resultos
O framework proposto foi validado através de extensas simulações de SPICE e experimentos de treinamento:

• Eficiência de Hardware: A poda de coeficientes individuais resultou em economias significativas de hardware. Os melhores cenários demonstraram até 55% de redução de área e 50% de redução de potência em comparação com a linha de base não podada. Em média, as reduções nos datasets foram de quase 30% para ambos os métricas.
• Melhorias de Precisão: Contrário à expectativa de que a poda degrada o desempenho, os resultados mostraram que a poda pode melhorar a precisão da aproximação. A remoção de coeficientes próximos a zero atuou como um regularizador implícito, reduzindo a suscetibilidade do modelo ao overfitting e ao ruído de hardware. Em vários casos, a AKAN podada alcançou um Erro Percentual Médio Normalizado (NMPE) menor do que a linha de base não podada.
• Robustez: Uma análise PVT (Processo, Voltagem, Temperatura) através de 27 cantos operacionais confirmou que o treinamento consciente do hardware compensa deslocamentos sistemáticos. O NMPE permaneceu estável dentro da faixa de temperatura de vestíveis (27–40°C), com um desvio máximo de apenas 0,74 pontos percentuais em relação às condições nominais.
• Desempenho em Tarefas de Jusante (Downstream): Quando avaliadas em tarefas de jusante (classificação para ECG5000 e Iris; reconstrução de sinal para IHEPC e PPG-DaLiA), as AKANs podadas mantiveram desempenho comparável à linha de base não podada e às KANs ideais de software. Em tarefas de reconstrução de sinal, as melhores configurações podadas até superaram a linha de base de hardware não podada, reduzindo o NRMSE em até 33%.

Significância
O artigo afirma que este trabalho estabelece um framework robusto e generalizável para aproximação de funções analógicas de baixo consumo em Eletrônica Flexível. Ao considerar explicitamente as restrições de nível de circuito durante o treinamento e empregar uma estratégia de poda ao nível de coeficiente, as AKANs propostas abordam o trade-off crítico entre eficiência de hardware e precisão de aproximação. Os resultados demonstram que a redução estratégica de parâmetros não apenas economiza recursos, mas pode aumentar a capacidade de generalização de redes neurais analógicas, tornando-as viáveis para aplicações de detecção em tempo real e com recursos limitados em wearables e IoT. Esta abordagem oferece um caminho para implementar funções não lineares complexas diretamente em hardware analógico sem os custos proibitivos de área e potência tipicamente associados a tais implementações em tecnologias de EF.