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2-Terminal refresh-free memory for high-density and low power consumption during data retention

Este artículo propone una celda de memoria de 2 terminales de alta densidad y bajo consumo, libre de refresco, para aplicaciones 1T-DRAM que utiliza una estructura de nanocables de Si/SiGe multicapa con una capa de polisilicio y un búfer para lograr una excelente retención de datos, velocidades de operación rápidas y una corriente de espera mínima.

Autores originales: Hyeontea Shin, Yijoon Kim, Jihong Park, Ki Yeong Kim, Kyounghwan Oh, Ju Hong Park, Chang-Ki Baek

Publicado 2026-08-27

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CC BY 4.0

Autores originales: Hyeontea Shin, Yijoon Kim, Jihong Park, Ki Yeong Kim, Kyounghwan Oh, Ju Hong Park, Chang-Ki Baek

Artículo original bajo licencia CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

En el mundo de la informática moderna, la memoria que contiene sus datos activos es un delicado equilibrio entre velocidad, tamaño y potencia. Este es el dominio de la memoria dinámica de acceso aleatorio, o DRAM, la herramienta de trabajo que mantiene su ordenador funcionando sin problemas. Durante décadas, los ingenieros han hecho estas celdas de memoria cada vez más pequeñas para meter más información en un solo chip. Sin embargo, a medida que estas celdas se encogen, luchan por retener su carga eléctrica el tiempo suficiente para ser útiles. Para evitar que los datos se desvanezcan, el ordenador debe "refrescar" constantemente la memoria, comprobando y recargando cada celda miles de veces por segundo. Este proceso consume una cantidad significativa de energía y ralentiza el sistema, creando un cuello de botella a medida que los dispositivos exigen más capacidad. Los investigadores han probado diversas soluciones, como la construcción de estructuras más altas y complejas o el uso de materiales aislantes especiales, pero esto suele hacer que la fabricación sea demasiado difícil o costosa. La solución ideal sería una celda de memoria que pueda mantener su estado sin necesidad de un refresco constante, utilizando muy poca energía y ajustándose en un espacio diminuto con solo dos conexiones eléctricas.

Un equipo de investigadores de la Universidad de Ciencia y Tecnología de Pohang y Samsung Electronics ha propuesto un nuevo diseño que pretende resolver este problema. Han desarrollado una celda de memoria de dos terminales que puede retener datos sin necesidad de refrescos periódicos, todo ello consumiendo una cantidad minúscula de energía. El dispositivo está construido como un diminuto nanocable, un filamento microscópico de material con un área de sección transversal de 20 × 20 nm². Dentro de este cable, los científicos han dispuesto una secuencia específica de capas: un núcleo de silicio, una sección de almacenamiento hecha de silicio-germanio y una capa de amortiguación, todo ello envuelto en una cubierta de polisilicio. Esta arquitectura permite que la celda ocupe un espacio muy reducido, lo que la hace adecuada para chips de memoria de alta densidad, pero la verdadera innovación reside en cómo gestiona el flujo de carga eléctrica.

El desafío central en este tipo de memoria es mantener las cargas eléctricas positivas, conocidas como huecos, atrapadas en la región de almacenamiento el tiempo suficiente para representar un estado de "uno". En diseños anteriores, estas cargas se escapaban rápidamente o requerían un voltaje alto para mantenerse, lo que provocaba un alto consumo de energía. El nuevo dispositivo utiliza un truco ingenioso relacionado con los propios materiales. Al colocar la región de almacenamiento de silicio-germanio junto al silicio puro, los investigadores crearon una barrera de energía natural que actúa como una presa, evitando que los huecos se difundan fuera del área de almacenamiento. Esta barrera asegura que los datos permanezcan en su lugar incluso cuando el voltaje se reduce. Además, la capa de polisilicono circundante ayuda a guiar el potencial eléctrico para que los huecos se acumulen exactamente donde se necesitan, en lugar de dispersarse inútilmente. Este control preciso permite que el dispositivo mantenga el estado de "uno" con una corriente de mantenimiento de tan solo 4,5 picoamperios, un valor tan pequeño que apenas es mensurable, pero suficiente para mantener vivos los datos.

Uno de los hallazgos más significativos de este estudio es la capacidad de operar con una pendiente suave y gradual en el comportamiento de la corriente. En muchos dispositivos similares, la transición entre mantener los datos y perderlos es muy abrupta, lo que significa que pequeñas variaciones en la fabricación o en el voltaje podrían hacer que la memoria falle o consuma demasiada energía. El nuevo diseño ofrece un amplio margen de seguridad, con una pendiente de corriente de 220 milivoltios por década. Esta estabilidad es crucial para matrices de memoria grandes donde miles de celdas están conectadas entre sí, ya que garantiza que el consumo de energía se mantenga bajo y constante en todo el chip. Los investigadores también demostraron que el dispositivo puede cambiar de estado rápidamente, realizando operaciones de escritura y lectura en menos de 10 nanosegundos. Esta velocidad es comparable a la de la memoria de alto rendimiento actual, demostrando que eliminar el requisito de refresco no conlleva un sacrificio en el rendimiento.

Para asegurar que la memoria pueda reiniciarse de forma fiable, el equipo introdujo una capa de amortiguación dentro de la estructura del nanocable. Al escribir un "cero", el dispositivo necesita eliminar los huecos almacenados. Sin esta capa de amortiguación, el campo eléctrico podría concentrarse demasiado, generando accidentalmente nuevos huecos y evitando que la memoria se borre correctamente. La capa de amortiguación suaviza este campo eléctrico, permitiendo que los huecos se recombinen y desaparezcan limpiamente. Este mecanismo asegura que el dispositivo pueda cambiar entre estados de forma rápida y precisa, siendo el estado de "cero" claramente distinguible del estado de "uno" con una relación de más de un millón a uno. Todo el sistema fue modelado mediante simulaciones informáticas avanzadas que tuvieron en cuenta la compleja física del movimiento de electrones y la generación de carga, confirmando que el diseño funciona según lo previsto basándose en la simulación de diseño asistido por computadora para tecnología (TCAD).

Este trabajo representa un paso significativo hacia una nueva generación de memoria que no dependa del drenaje constante de energía del refresco. Al combinar una estructura simple de dos terminales con una sofisticada ingeniería de materiales, los investigadores han demostrado que es posible crear una celda de memoria que sea tanto densa como energéticamente eficiente. El dispositivo retiene con éxito los datos durante periodos prolongados utilizando solo un ínfimo flujo de energía, ofreciendo al mismo tiempo las velocidades rápidas requeridas para la informática moderna. Si estos diseños pueden fabricarse a escala, podrían dar lugar a ordenadores y dispositivos móviles que funcionen durante más tiempo con una sola batería y procesen los datos de manera más eficiente, abordando las crecientes demandas energéticas de la era digital. El estudio confirma que, mediante la manipulación cuidadosa de las barreras de energía y el flujo de carga, las limitaciones de la memoria tradicional pueden superarse sin sacrificar la velocidad o la densidad.

Resumen Técnico: Memoria de 2 Terminales Libre de Refresco para Alta Densidad y Bajo Consumo de Energía

Planteamiento del Problema
La Memoria de Acceso Aleatorio Dinámica (DRAM) es el estándar para la computación de alta velocidad y alta densidad, pero el escalado agresivo ha dificultado cada vez más la obtención de una capacitancia de almacenamiento suficiente. Aunque los dieléctricos de alta constante dieléctrica (high-k) y los capacitores de alta relación de aspecto abordan la capacitancia, aumentan la complejidad y el costo del proceso. En consecuencia, se han explorado las 1T-DRAM (que utilizan un solo transistor con un cuerpo flotante). Sin embargo, las 1T-DRAM estándar sufren de deplesión de carga debido a la recombinación y la fuga, lo que requiere ciclos de refresco frecuentes que introducen latencia.

Las soluciones existentes para eliminar los ciclos de refresco, como las operaciones de mantenimiento asistidas por voltaje en dispositivos basados en histéresis (por ejemplo, biristores y memorias de tiristor), enfrentan compensaciones (trade-offs). Los biristores suelen exhibir corrientes de reposo elevadas debido a fenómenos de bloqueo (latch-down) en niveles de corriente altos. Por el contrario, las memorias de tiristor (TRAMs) pueden lograr corrientes de reposo bajas, pero sufren pendientes de corriente pronunciadas cerca del voltaje de mantenimiento. Esta pendiente pronunciada estrecha el margen de mantenimiento, haciendo que el dispositivo sea sensible a las variaciones del proceso y a las caídas de voltaje por resistencia de línea en arreglos de punto cruzado (cross-point arrays), lo que podría aumentar el consumo de energía en reposo. Además, los mecanismos anteriores de bajo consumo basados en la ingeniería de desfase de banda se limitaban a estructuras de 3 terminales que requerían un electrodo de puerta.

Metodología
Los autores proponen una nueva celda 1T-DRAM de 2 terminales diseñada para una operación libre de refresco con bajo consumo de energía. La estructura del dispositivo consiste en un nanocable multicapa (sección transversal de 20 × 20 nm²) con regiones secuenciales N1-P1-P2-P3-N2, rodeado por una capa de polisilicio.

Composición de Materiales: La región P2 es Silicio-Germanio (SiGe, $x=0.3$ ), que actúa como región de almacenamiento, mientras que P1 es Silicio (Si). Una región P3 sirve como capa amortiguadora (buffer) de baja dopaje ( $10^{17}$ cm $^{-3}$ ).
Innovación Estructural: Una capa de polisilicio rodea el nanocable para extender el potencial de la región N2 a través de toda la base, permitiendo la configuración de 2 terminales sin un contacto de puerta adicional.
Enfoque de Simulación: Las características del dispositivo se analizaron mediante simulaciones de Diseño Asistido por Computadora de Tecnología (TCAD). Los modelos incluyeron estadística de Fermi-Dirac, difusión de deriva, estrechamiento de la banda prohibida (OldSlotboom), saturación de campo alto, degradación de movilidad (Philips unified) y modelos de recombinación (Auger, SRH y recombinación superficial en las interfaces). La simulación se calibró con datos experimentales de un biristor fabricado para asegurar la fiabilidad.

Contribuciones Clave y Mecanismos
El artículo introduce un mecanismo para lograr un amplio margen de mantenimiento y una baja corriente de reposo utilizando solo dos electrodos mediante una ingeniería de banda específica:

Desfase de la Banda de Valencia para la Retención: La heterounión Si/SiGe entre las regiones P1 y P2 crea un desfase en la banda de valencia. Este desfase suprime la difusión de huecos desde la región de almacenamiento de SiGe (P2), mejorando la retención de huecos en comparación con la región de Si (P1).
Capa de Polisilicio para la Acumulación Local: La capa de polisilicio circundante extiende el potencial de N2, reduciendo el curvado de las bandas de energía y el influjo total de electrones en la unión N1-P1. Esto induce a los huecos a acumularse localmente en la región P2 en lugar de en P1. La región P1 forma efectivamente un "joroba" (hump) que inhibe la inyección de electrones, mientras que la región P2 actúa como el pozo de almacenamiento primario.
Capa Amortiguadora para la Velocidad de Escritura "0": La capa amortiguadora P3 reduce el campo eléctrico máximo en la unión P2-N2. Esto suprime la ionización por impacto excesiva durante la operación de escritura "0", asegurando que la recombinación domine sobre la generación de huecos, permitiendo así un despeje de estado rápido.
Característica de Doble Bloqueo (Double Latch-Down): El dispositivo exhibe un comportamiento de doble bloqueo. Se forma una región de mantenimiento entre el primer voltaje de bloqueo ( $V_{LD,1} = 1.42$ V) y el segundo voltaje de bloqueo ( $V_{LD,2} = 0.76$ V). En esta región, la pendiente de corriente es gradual, lo que permite una retención de datos estable a bajo voltaje.

Resultados

Corriente de Reposo y Pendiente: En la región de mantenimiento (Sección 2), el dispositivo logra una corriente de reposo de 4.5 pA a un voltaje de mantenimiento ( $V_{hold}$ ) de 0.8 V. La pendiente de corriente es de 220 mV/dec, lo que proporciona un amplio margen de mantenimiento en comparación con las pendientes pronunciadas (por ejemplo, 65 mV/dec) de las TRAMs.
Retención: Sin refresco, los huecos almacenados en la región P2 convergen a una densidad estable ( $6.3 \times 10^{17}$ cm $^{-3}$ ) después de 10 $\mu$ s cuando se aplica $V_{hold}$ , manteniendo el estado "1". Sin $V_{hold}$ , el estado se pierde en un plazo de 10 ms.
Velocidad de Operación: El dispositivo logra velocidades de operación de memoria dentro de los 10 ns.
- Escritura "1": Lograda con un pulso de 5.7 V (ancho de 2 ns).
- Escritura "0": Lograda con un pulso de -0.5 V (velocidad de 6 ns), facilitada por la capa amortiguadora que suprime la ionización por impacto.
- Lectura: Un pulso de lectura de 2.7 V (10 ns) produce una corriente de "1" de 1.5 $\mu$ A y una corriente de "0" de 1 pA, resultando en una relación de corriente de estado de $1.5 \times 10^6$ .
Viabilidad de Arreglo: El diseño soporta una huella de 4F² en un arreglo de punto cruzado vertical, reduando las interconexiones metálicas y los costos de fabricación.

Significancia
El artículo afirma demostrar la primera 1T-DRAM de 2 terminales capaz de una operación libre de refresco que simultáneamente logra una baja corriente de reposo y una pendiente de corriente gradual. Al utilizar una capa de polisilicio e ingeniería de bandas de heterounión, el dispositivo supera las limitaciones de los biristores de 2 terminales anteriores (alto consumo) y los dispositivos de desfase de banda de 3 terminales (complejidad). La combinación de una corriente de reposo de 4.5 pA y una pendiente de 220 mV/dec sugiere una vía viable para aplicaciones de memoria de alta densidad y bajo consumo donde la tolerancia a la variación del proceso y la escalabilidad del arreglo son críticas. Los resultados indican que es posible lograr una operación de memoria estable con velocidades de sub-10 ns y una alta distinguibilidad de estado sin la necesidad de ciclos de refresco periódicos.

Resumen Técnico: Memoria de 2 Terminales Libre de Refresco para Alta Densidad y Bajo Consumo de Energía

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