2-Terminal refresh-free memory for high-density and low power consumption during data retention

기술 요약: 고밀도 및 저전력 소비를 위한 2-단자 리프레시 프리(Refresh-Free) 메모리

문제 정의
Dynamic Random-Access Memory (DRAM)은 고속, 고밀도 컴퓨팅의 표준이지만, 공격적인 스케일링으로 인해 충분한 저장 커패시턴스를 확보하는 것이 점점 더 어려워지고 있습니다. High-k 유전체와 고종횡비(high-aspect-ratio) 커패시터가 커패시턴스 문제를 해결하지만, 이는 공정 복잡성과 비용을 증가시킵니다. 이에 따라 1개의 트랜지스터(floating body 사용)를 사용하는 1T-DRAM이 탐구되어 왔습니다. 그러나 표준 1T-DRAM은 재결합(recombination)과 누설 전류로 인한 전하 고갈 문제를 겪으며, 이로 인해 빈번한 리프레시 사이클이 필요하게 되어 지연 시간(latency)을 유발합니다.

히스테리시스 기반 소자(예: biristor 및 Thyristor RAM)의 전압 보조 홀딩 동작과 같이 리프레시 사이클을 제거하려는 기존 솔루션들은 트레이드오프(trade-off)에 직면해 있습니다. Biristor는 높은 전류 수준에서 래치다운(latch-down) 현상으로 인해 높은 대기 전류를 보이는 경우가 많습니다. 반대로, Thyristor RAM(TRAM)은 낮은 대기 전류를 달성할 수 있지만, 홀딩 전압 근처에서 전류 기울기가 가파른 문제가 있습니다. 이러한 가파른 기울기는 홀딩 마진을 좁게 만들어, 소자를 공정 변동 및 크로스포인트 어레이의 선저항 전압 강하에 민감하게 만들며, 결과적으로 대기 전력 소비를 증가시킬 수 있습니다. 또한, 밴드 오프셋 엔지니어링에 의존하는 기존의 저전력 메커니즘은 게이트 전극이 필요한 3-단자 구조로 제한되었습니다.

방법론
저자들은 저전력 소비와 리프레시 프리 동작이 가능하도록 설계된 새로운 2-단자 1T-DRAM 셀을 제안합니다. 이 소자 구조는 N1-P1-P2-P3-N2 영역이 순차적으로 배치된 다층 나노와이어(20 × 20 nm² 단면적)로 구성되며, 폴리실리콘 층이 이를 둘러싸고 있습니다.

• 재료 조성: P2 영역은 저장 영역 역할을 하는 실리콘-게르마늄(SiGe, $x=0.3$)이며, P1은 실리콘(Si)입니다. P3 영역은 저도핑($10^{17}$ cm$^{-3}$) 버퍼층 역할을 합니다.
• 구조적 혁신: 나노와이어를 둘러싼 폴리실리콘 층은 N2 영역의 전위를 전체 베이스로 확장하여, 추가적인 게이트 접점 없이도 2-단자 구성을 가능하게 합니다.
• 시뮬레이션 접근 방식: 소자 특성은 기술 컴퓨터 보조 설계(TCAD) 시뮬레이션을 사용하여 분석되었습니다. 모델에는 Fermi-Dirac 통계, drift-diffusion, 밴드갭 축소(OldSlotboom), 고전계 포화(high-field saturation), 이동도 저하(Philips unified), 그리고 재결합 모델(Auger, SRH, 계면에서의 표면 재결합)이 포함되었습니다. 시뮬레이션은 제작된 biristor의 실험 데이터와 비교 교정되어 신뢰성을 확보했습니다.

핵심 기여 및 메커니즘
본 논문은 특정 밴드 엔지니어링을 통해 두 개의 전극만으로 넓은 홀딩 마진과 낮은 대기 전류를 달성하는 메커니즘을 소개합니다.

1. 보존을 위한 가전자대 오프셋(Valence-Band Offset): P1과 P2 영역 사이의 Si/SiGe 이종접합은 가전자대 오프셋을 생성합니다. 이 오프셋은 SiGe(P2) 저장 영역으로부터의 홀 확산을 억고하여, Si(P1) 영역 대비 홀 보존 능력을 향상시킵니다.
2. 국부적 축적을 위한 폴리실리콘 층: 둘러싸고 있는 폴리실리콘 층은 N2 전위를 확장하여 에너지 밴드 굴곡과 N1-P1으로의 총 전자 유입을 감소시킵니다. 이는 홀이 P1이 아닌 P2 영역에 국부적으로 축적되도록 유도합니다. P1 영역은 전자 주입을 억제하는 "험프(hump)"를 형성하고, P2 영역은 주요 저장 우물(well) 역할을 합니다.
3. Write "0" 속도를 위한 버퍼층: P3 버퍼층은 P2-N2 접합부의 피크 전기장을 감소시킵니다. 이는 Write "0" 동작 중 과도한 충격 이온화(impact ionization)를 억제하여, 재결합이 홀 생성을 압도하게 함으로써 빠른 상태 클리어링을 가능하게 합니다.
4. 이중 래치다운 특성: 소자는 이중 래치다운 거동을 보입니다. 첫 번째 래치다운 전압($V_{LD,1} = 1.42$ V)과 두 번째 래치다운 전압($V_{LD,2} = 0.76$ V) 사이에 홀딩 영역이 형성됩니다. 이 영역에서 전류 기울기는 완만하며, 저전압에서 안정적인 데이터 유지를 가능하게 합니다.

결과

• 대기 전류 및 기울기: 홀딩 영역(섹션 2)에서, 소자는 홀딩 전압($V_{hold}$) 0.8 V에서 4.5 pA의 대기 전류를 달성합니다. 전류 기울기는 220 mV/dec로, TRAM의 가파른 기울기(예: 65 mV/dec)에 비해 넓은 홀딩 마진을 제공합니다.
• 보존(Retention): $V_{hold}$가 인가될 때, P2 영역의 저장된 홀은 10 $\mu$s 후에 안정적인 밀도($6.3 \times 10^{17}$ cm$^{-3}$)로 수렴하여 "1" 상태를 유지합니다. $V_{hold}$가 없으면 상태는 10 ms 이내에 소실됩니다.
• 동작 속도: 소자는 10 ns 이내의 메모리 동작 속도를 달성합니다.
  • Write "1": 5.7 V 펄스(폭 2 ns)로 달성됩니다.
  • Write "0": 버퍼층이 충격 이온화를 억제함으로써 -0.5 V 펄스(속도 6 ns)로 달성됩니다.
  • Read: 2.7 V 읽기 펄스(10 ns)를 통해 "1" 전류 1.5 $\mu$A와 "0" 전류 1 pA를 얻으며, 상태 전류 비(state current ratio)는 $1.5 \times 10^6$에 달합니다.
• 어레이 타당성: 이 설계는 수직 크로스포인트 어레이에서 4F² 풋프린트를 지원하여, 금속 배선과 제조 비용을 절감합니다.

의의
본 논문은 낮은 대기 전류와 완만한 전류 기울기를 동시에 달성하면서 리프레시 프리 동작이 가능한 최초의 2-단자 1T-DRAM을 입증했다고 주장합니다. 폴리실리콘 층과 이종접합 밴드 엔지니어링을 활용함으로써, 이 소자는 기존 2-단자 biristor(높은 전력 소비)와 3-단자 밴드 오프셋 소자(복잡성)의 한계를 극ellig습니다. 4.5 pA의 대기 전류와 220 mV/dec의 기울기의 조합은 공정 변동 허용 오차와 어레이 확장성이 중요한 고밀도, 저전력 메모리 응용 분야를 위한 실행 가능한 경로를 제시합니다. 결과는 주기적인 리프레시 사이클 없이도 sub-10 ns 속도와 높은 상태 구별력을 가진 안정적인 메모리 동작이 가능하다는 것을 보여줍니다.