Design and Implementation of SHA-256 Accelerator on FPGA for Edge Devices

Imagina el internet como una ciudad gigante y bulliciosa donde miles de millones de dispositivos están charlando constantemente, compartando secretos y moviendo dinero. Para mantener esta ciudad segura de ladrones y mentirosos, los residentes utilizan un tipo especial de sello digital llamado "hash". Piensa en un hash como una huella digital única para un fragmento de datos: si escribes una sola letra de forma diferente, la huella digital cambia por completo, demostrando que el mensaje ha sido manipulado. Uno de los sellos más confiables en esta ciudad se llama SHA-256. Es un rompecabezas matemático complejo que convierte cualquier mensaje en una cadena fija de números. Si bien las computadoras son buenas resolviendo estos rompecabezas, pueden ser lentas y hambrientas de electricidad, especialmente cuando se trata de dispositivos diminutos como sensores inteligentes o dispositivos IoT que funcionan con baterías. Si estos pequeños dispositivos desperdician demasiada energía intentando bloquear sus datos, sus baterías mueren rápido y la red de seguridad de la ciudad se queda a oscuras.

Aquí es donde entra la historia de Gunjan Thakur y su equipo. Ellos se hicieron una pregunta simple: ¿Podemos construir una máquina diminuta y súper eficiente para resolver estos rompecabezas SHA-256 sin agotar la batería? No se limitaron a escribir un programa de computadora para hacer las matemáticas; diseñaron un acelerador de hardware personalizado específicamente para FPGAs (Matrices de Puertas Lógicas Programables), que son como tablas de Lego para la electrónica que pueden remodelarse para adaptarse a cualquier trabajo. Su objetivo era crear un diseño que fuera lo suficientemente rápido para seguir el ritmo del parloteo de la ciudad, pero lo suficientemente suave con la energía para permitir que los dispositivos duren mucho tiempo.

El principal descubrimiento del equipo es una nueva y astuta forma de organizar las matemáticas dentro de este hardware. Imagina que eres un panadero haciendo un tipo específico de galleta que requiere 64 pasos. Normalmente, harías un paso, esperarías, harías el siguiente, y así sucesivamente. Los investigadores decidieron utilizar una técnica llamada "desenrollado de bucle 2X" (2X loop unrolling). En su diseño, la máquina no solo hace un paso a la vez; toma dos pasos y los realiza simultáneamente en un solo latido. Es como tener un panadero con dos juegos de manos que puede mezclar dos lotes de masa al mismo tiempo. Para asegurar que esta velocidad no desperdicie energía, también añadieron "conmutación de reloj" (clock gating). Piensa en esto como un interruptor de luz inteligente que apaga automáticamente la energía de cualquier parte de la máquina que no esté trabajando en ese momento, para que no se desperdicie energía en engranajes inactivos.

Cuando probaron este nuevo diseño en una placa de circuito específica llamada Nexys A7, los resultados fueron prometedores. La máquina funcionó a una velocidad de 50 MHz y logró procesar 1.47 millones de hashes cada segundo (1.47 Mhps). Quizás lo más importante es que hizo todo esto utilizando solo 0.11 vatios de potencia. Cuando comparas cuánto trabajo realizó con respecto a la energía que utilizó, el diseño logró una eficiencia energética de 13.37 Mhps/W. Los investigadores compararon su trabajo con otros diseños y encontraron que, si bien otras máquinas eran más rápidas, consumían energía como un auto deportivo, y otras eran frugales pero demasiado lentas. Su diseño, sin embargo, encontró un punto ideal, ofreciendo un equilibrio balanceado que lo hace adecuado para el mundo de los dispositivos de borde con recursos limitados.

Es importante señalar que estos resultados se lograron a través de simulaciones y pruebas en la placa FPGA específica mencionada, no mediante la ejecución del dispositivo en una ciudad real llena de variables impredecibles. El equipo verificó que su máquina produjera las huellas digitales correctas para 100 mensajes de prueba diferentes, coincidiendo perfectamente con los resultados esperados. También demostraron que su diseño utilizó una cantidad relativamente pequeña de los recursos de la placa, ocupando solo alrededor del 3.92% de los bloques lógicos disponibles. Aunque no afirmaron que este sea el diseño más rápido o potente jamás hecho, demostraron que es una solución altamente eficiente para entornos de baja potencia. Al combinar el procesamiento de "dos a la vez" con interruptores inteligentes de ahorro de energía, demostraron que es posible mantener seguros a los dispositivos de borde sin sacrificar la duración de su batería.