Design and Implementation of SHA-256 Accelerator on FPGA for Edge Devices

Imagine a internet como uma cidade gigante e movimentada, onde bilhões de dispositivos estão constantemente conversando, compartilhando segredos e movimentando dinheiro. Para manter esta cidade segura contra ladrões e mentirosos, os residentes usam um tipo especial de selo digital chamado "hash". Pense em um hash como uma impressão digital única para um pedaço de dado: se você digitar uma única letra de forma diferente, a impressão digital muda completamente, provando que a mensagem foi adulterada. Um dos selos mais confiáveis nesta cidade chama-se SHA-256. É um quebra-cabeça matemático complexo que transforma qualquer mensagem em uma sequência fixa de números. Embora os computadores sejam bons em resolver esses quebra-cabeças, eles podem ser lentos e famintos por eletricidade, especialmente quando são dispositivos minúsculos, como sensores inteligentes ou dispositivos IoT que funcionam com baterias. Se esses pequenos dispositivos desperdiçarem muita energia tentando trancar seus dados, suas baterias morrerão rápido, e a rede de segurança da cidade ficará escura.

É aqui que entra a história de Gunjan Thakur e sua equipe. Eles fizeram uma pergunta simples: Podemos construir uma máquina minúscula e super eficiente para resolver esses quebra-cabeças SHA-256 sem drenar a bateria? Eles não apenas escreveram um programa de computador para fazer a matemática; eles projetaram um acelerador de hardware personalizado especificamente para FPGAs (Field Programmable Gate Arrays), que são como placas de Lego para eletrônicos que podem ser remodeladas para se ajustar a qualquer tarefa. O objetivo deles era criar um design que fosse rápido o suficiente para acompanhar o falatório da cidade, mas gentil o suficiente com a energia para permitir que os dispositivos durem muito tempo.

A principal descoberta da equipe é uma nova e inteligente maneira de organizar a matemática dentro deste hardware. Imagine que você é um padeiro fazendo um tipo específico de biscoito que requer 64 etapas. Normalmente, você faria uma etapa, esperaria, faria a próxima, e assim por diante. Os pesquisadores decidiram usar uma técnica chamada "desenrolamento de loop 2X" (2X loop unrolling). Em seu design, a máquina não faz apenas uma etapa de cada vez; ela pega duas etapas e as faz simultaneamente em um único batimento cardíaco. É como ter um padeiro com dois conjuntos de mãos que pode misturar dois lotes de massa ao mesmo tempo. Para garantir que essa velocidade não desperdice energia, eles também adicionaram o "clock gating". Pense nisso como um interruptor de luz inteligente que desliga automaticamente a energia de qualquer parte da máquina que não esteja trabalhando no momento, para que nenhuma energia seja desperdiçada em engrenagens ociosas.

Quando testaram este novo design em uma placa de circuito específica chamada Nexys A7, os resultados foram promissores. A máquina operou a uma velocidade de 50 MHz e conseguiu processar 1,47 milhão de hashes por segundo (1,47 Mhps). Talvez o mais importante, ela fez tudo isso usando apenas 0,11 Watts de potência. Quando você compara quanto trabalho ela realizou em relação à energia que utilizou, o design alcançou uma eficiência energética de 13,37 Mhps/W. Os pesquisadores compararam seu trabalho com outros designs e descobriram que, embora algumas outras máquinas fossem mais rápidas, elas consumiam energia como um carro esportivo, e outras eram econômicas, mas lentas demais. O design deles, no entanto, encontrou um ponto ideal, oferecendo um equilíbrio compensador que o torna adequado para o mundo de dispositivos de borda com recursos limitados.

É importante notar que esses resultados foram alcançados através de simulações e testes na placa FPGA específica mencionada, não por rodar o dispositivo em uma cidade real cheia de variáveis imprevisíveis. A equipe verificou que sua máquina produzia as impressões digitais digitais corretas para 100 mensagens de teste diferentes, correspondendo perfeitamente aos resultados esperados. Eles também mostraram que seu design utilizou uma quantidade relativamente pequena dos recursos da placa, ocupando apenas cerca de 3,92% dos blocos lógicos disponíveis. Embora não tenham alegado que este é o design mais rápido ou mais poderoso já feito, eles demonstraram que é uma solução altamente eficiente para ambientes de baixa potência. Ao combinar o processamento "dois por vez" com interruptores inteligentes de economia de energia, eles provaram que é possível manter os dispositivos de borda seguros sem sacrificar a vida útil de sua bateria.