Trojan-Resilient NTT: Protecting Against Control Flow and Timing Faults on Reconfigurable Platforms

यहाँ शोध पत्र "Trojan-Resilient NTT: Protecting Against Control Flow and Timing Faults on Reconfigurable Platforms" का विस्तृत तकनीकी सारांश दिया गया है।

1. समस्या विवरण (Problem Statement)

नंबर थ्योरेटिक ट्रांसफॉर्म (NTT) लैटिस-आधारित पोस्ट-क्वांटम क्रिप्टोग्राफी (PQC) एल्गोरिदम (जैसे Kyber, Dilithium, NTRU) में एक महत्वपूर्ण घटक है, जो बहुपद गुणन (polynomial multiplication) की जटिलता को $O(n^2)$ से घटाकर $O(n \log n)$ कर देता है। हालाँकि, FPGA जैसे पुनर्गठनीय प्लेटफार्मों (reconfigurable platforms) पर NTT कार्यान्वयन निम्नलिखित के प्रति संवेदनशील हैं:

• हार्डवेयर ट्रोजन (Hardware Trojans): आपूर्ति श्रृंखला (RTL, संश्लेषण, फाउंड्री, या बिटस्ट्रीम चरणों) के दौरान डाले गए दुर्भावनापूर्ण संशोधन जो डेटा के बजाय नियंत्रण संकेतों (control signals) को लक्षित करते हैं। एक एकल दूषित नियंत्रण संकेत पूरे कंट्रोल फ्लो को बाधित कर सकता है या असामान्य देरी उत्पन्न कर सकता है, जिससे विनाशकारी विफलता या सूचना रिसाव हो सकता है।
• साइड-चैनल हमले (Side-Channel Attacks - SCA): विशेष रूप से, सॉफ्ट एनालिटिकल साइड-चैनल हमले (SASCA), जहाँ हमलावर गुप्त शेयर्स (secret shares) को रिकवर करने के लिए पावर या टाइमिंग लीकेज का फायदा उठाते हैं।
• मौजूदा समाधानों की सीमाएँ: पूर्व कार्य मुख्य रूप से डेटा संकेतों में दोषों का पता लगाने पर केंद्रित हैं (जिसके लिए भारी पुन: गणना की आवश्यकता होती है) या कंट्रोल फ्लो के लिए डुप्लिकेट लॉजिक का उपयोग करते हैं जो मुख्य डिज़ाइन के साथ मजबूती से जुड़ा होता है, जिससे वे उसी प्रकार के ट्रोजन के प्रति संवेदनशील हो जाते हैं। एक ऐसा समाधान की कमी है जो महत्वपूर्ण प्रदर्शन ओवरहेड के बिना कंट्रोल-फ्लो व्यवधानों, टाइमिंग विसंगतियों और SASCA का पता लगाने के साथ-साथ अनुकूलित सुधार (adaptive correction) प्रदान कर सके।

2. कार्यप्रणाली (Methodology)

लेखक एक सुरक्षित NTT आर्किटेक्चर (Secure NTT Architecture) प्रस्तावित करते हैं जो तीन प्राथमिक पहचान तंत्रों और एक अनुकूलित दोष-सुधार प्रणाली को एकीकृत करता है।

A. दोष पहचान तंत्र (Fault Detection Mechanisms)

1. स्वतंत्र बैकअप CSR के माध्यम से कंट्रोल फ्लो इंटीग्रिटी (CFI):

   • लॉजिक के भीतर मुख्य कंट्रोल स्टेटस रजिस्टर (CSR) को डुप्लिकेट करने के बजाय (जिसे एक ट्रोजन दूषित कर सकता है), लेखक एक हल्का राइट शिफ्ट रजिस्टर (RSR) पेश करते हैं जो मुख्य NTT लॉजिक से पूरी तरह स्वतंत्र है।
   • मुख्य CSR नियंत्रण संकेत (जैसे rd_en, wr_en, barrett_strt) उत्पन्न करता है। RSR इन संकेतों की निगरानी करता है।
   • लॉजिक: RSR मुख्य CSR के साथ तालमेल बिठाकर बिट्स को शिफ्ट करता है। यदि मुख्य लॉजिक के साथ छेड़छाड़ की जाती है (जैसे कि ट्रोजन क्लॉक को गेट करता है या रिसेट को फ्लिप करता है), तो RSR की अपेक्षित स्थिति वास्तविक नियंत्रण संकेतों से भिन्न हो जाएगी, जिससे cfi_fault ट्रिगर होगा।
   • यह विशिष्ट ब्लॉक्स की अखंडता को सत्यापित करता है: poly_mem, Barrett Reduction, और uv_add/sub|

2. क्लॉक साइकिल काउंटर (CCC) के माध्यम से टाइमिंग इंटीग्रिटी:

   • एक CCC महत्वपूर्ण मॉड्यूल्स की सक्रिय अवधि की निगरानी करता है।
   • डिग्री $n-1$ के बहुपद के लिए, NTT को निश्चित चक्रों की आवश्यकता होती है: $(\log n \times n/2) + (p-1)$, जहाँ $p$ पाइपलाइन की गहराई है।
   • यदि कोई ट्रोजन देरी (पाइपलाइन को रोकने के लिए) या संचालन को तेज (accelerate) करता है, तो CCC अपेक्षित चक्र गणना से विचलन का पता लगाता है, जिससे ccc_fault ट्रिगर होता है।

3. लोकल मास्किंग (LM) के माध्यम से SASCA शमन:

   • SASCA को रोकने के लिए, आर्किटेक्चर बहुपद मेमोरी (poly_mem) में राइट ऑपरेशन्स के दौरान ट्विडल फैक्टर्स ($\omega$) को रैंडमाइज करता है।
   • $(U+V)$ और $(U-V)$ को सीधे लिखने के बजाय, सिस्टम $(U+V)\omega_r$ और $(U-V)\omega_r$ लिखता है, जहाँ $\omega_r$ एक रैंडम फैक्टर है।
   • यह वास्तविक डेटा से जुड़े पावर कंजम्प्शन प्रोफाइल को मास्क करता है, जिससे लीकेज रुकता है। इनवर्स NTT में, मूल गुणांकों को पुनः प्राप्त करने के लिए कारकों को $\omega_r^{-1}$ से गुणा किया जाता है।

B. अनुकूलित दोष सुधार (Adaptive Fault Correction)

दोष का पता चलने (cfi_fault या ccc_fault) पर, सिस्टम एक बिट पैचर (Bit Patcher) (होस्ट-साइड सॉफ्टवेयर) और पार्शियल रीकॉन्फ़िगरेशन (PR) का उपयोग करके, सिस्टम को स्थायी रूप से रोके बिना त्रुटि को ठीक करता है। सुधार रणनीति एक रिस्क फैक्टर ($R_i$) के आधार पर अनुकूलित होती है:

• रिस्क फैक्टर ($R_i$) गणना: सिस्टम प्रत्येक उपलब्ध PR बिटस्ट्रीम स्थान के लिए एक रिस्क स्कोर की गणना करता है, जो रन की संख्या के आधार पर पता लगाए गए दोषों की आवृत्ति द्वारा सामान्यीकृत (normalized) होता है। यह बार-बार उपयोग किए जाने वाले कोर्स की ओर पूर्वाग्रह को रोकता है।
• तीन सुधार उपाय:
  1. पिछला लूप दोहराएं (कम जोखिम - Low Risk): यदि दोषों की संख्या कम है, तो सिस्टम वर्तमान इटरेशन के परिणाम को हटा देता है और उसी बिटस्ट्रीम का उपयोग करके लूप को फिर से निष्पादित करता है।
  2. PR बिट पुनः लोड करें (मध्यम जोखिम - Medium Risk): यदि दोषों की संख्या निचले थ्रेशोल्ड से अधिक हो जाती है, तो सिस्टम उसी PR बिटस्ट्रीम को उसी FPGA लोकेशन पर फिर से लोड करता है (संभावित क्षणिक अवस्थाओं को रीसेट करने के लिए)।
  3. PR बिट को स्थानांतरित करें (उच्च जोखिम - High Risk): यदि दोषों की संख्या उच्च थ्रेशोल्ड से अधिक हो जाती है, तो सिस्टम सबसे कम $R_i$ (सबसे कम जोखिम) वाले PR बिटस्ट्रीम का चयन करता है और NTT को FPGA पर एक अलग भौतिक स्थान पर पुनर्गठित करता है।
• डायनेमिक इंटरकनेक्ट्स: बस इंटरकनेक्ट्स वर्तमान में सक्रिय NTT इंस्टेंस के लिए नियंत्रण संकेतों और मेमोरी इंटरफेस को गतिशील रूप से रूट करते हैं, जिससे सक्रिय PR स्थानों के बीच निर्बाध स्विचिंग संभव होती है।

3. प्रमुख योगदान (Key Contributions)

• प्रथम कंट्रोल-फ्フロー केंद्रित रक्षा: डेटा संकेतों पर ध्यान केंद्रित करने वाले पिछले कार्यों के विपरीत, यह डिज़ाइन विशेष रूप से कंट्रोल-फ्लो अखंडता (CFI) सुनिश्चित करने के लिए एक स्वतंत्र, हल्के बैकअप रजिस्टर (RSR) का उपयोग करके कंट्रोल-सिग्नल ट्रोजन को लक्षित करता है।
• अनुकूलित सुधार रणनीति: एक नया दोष-सुधार एल्गोरिदम पेश करता है जो एक स्थिर "हमेशा स्थानांतरित करें" दृष्टिकोण के बजाय, गणना किए गए रिस्क फैक्टर ($R_i$) के आधार पर पुन: निष्पादन (re-execution), रीलोडिंग, या स्थानांतरण (relocating) के बीच गतिशील रूप से चयन करता है।
• व्यापक सुरक्षा: यह एक ही आर्किटेक्चर में कंट्रोल फ्लो इंटीग्रिटी, टाइमिंग फॉल्ट्स (CCC के माध्यम से), और SASCA (लोकल मास्किंग के माध्यम से) को एक साथ संबोधित करता है।
• न्यूनतम ओवरहेड: समाधान को उच्च दक्षता के लिए डिज़ाइन किया गया है, जो पूर्ण पुन: गणना या भारी डुप्लिकेशन की भारी संसाधन लागतों से बचता है।

4. परिणाम और मूल्यांकन (Results and Evaluation)

सिस्टम को Artix-7 FPGA पर Kyber PQC एल्गोरिदम (वेरिएंट 512, 768, और 1024) का उपयोग करके लागू किया गया था।

• दोष पहचान और सुधार दक्षता:
  • 100% डिटेक्शन रेट: कंट्रोल सिग्नल्स पर सभी इम्युलेटेड "Stuck-at-0" और "Stuck-at-1" दोषों का CFI और CCC मॉड्यूल द्वारा पता लगाया गया।
  • 100% करेक्शन रेट: सभी पहचाने गए दोषों को एडेप्टिव मॉड्यूल का उपयोग करके सफलतापूर्वक सुधारा गया, जिससे सही क्रिप्टोग्राफिक आउटपुट सुनिश्चित हुआ।
• ओवरहेड विश्लेषण:
  • एरिया (Area): दोष पहचान और सुधार मॉड्यूल बेसलाइन NTT की तुलना में 19.7% स्लाइस ओवरहेड उत्पन्न करते हैं। केवल डिटेक्शन मॉड्यूल 8.7% जोड़ता है।
  • ऊर्जा (Energy): कुल ऊर्जा ओवरहेड 3% है।
  • टाइमिंग (Timing):
    • डिटेक्शन में शून्य टाइमिंग ओवरहेड है।
    • सुधार ओवरहेड उपाय पर निर्भर करता है:
      • Repeat Loop: ~10 ns (1 क्लॉक साइकिल)।
      • Reload PR: ~150 µs (ICAP ट्रांसफर समय)।
      • Relocate PR: ~256 µs (इसमें सबसे अच्छे बिटस्ट्रीम की खोज शामिल है)।
• ट्रोजन परिदृश्य: सिस्टम अपस्ट्रीम/डाउनस्ट्रीम डेटा पाथ, NTT कोर के अंदर, और यहाँ तक कि मॉनिटरिंग लॉजिक के अंदर स्थित ट्रोजन को भी प्रभावी ढंग से कम करता है (हालाँकि बाद वाले को एक क्रिटिकल फेलियर पॉइंट के रूप में नोट किया गया है यदि स्वयं मॉनिटर से समझौता किया जाता है)।

5. महत्व (Significance)

यह शोध पत्र पोस्ट-क्वांटम क्रिप्टोग्राफी के लिए हार्डवेयर सुरक्षा में एक महत्वपूर्ण प्रगति प्रस्तुत करता है। डेटा अखंडता से कंट्रोल फ्लो इंटीग्रिटी की ओर ध्यान केंद्रित करके, यह एक उच्च-प्रभाव वाले, कम लागत वाले अटैक वेक्टर को संबोधित करता है जिसे पारंपरिक दोष पहचान द्वारा अक्सर अनदेखा किया जाता है। इसका अनुकूलित सुधार तंत्र (adaptive correction mechanism) सुरक्षा और प्रदर्शन के बीच एक व्यावहारिक संतुलन प्रदान करता है, जिससे सिस्टम को न्यूनतम विलंबता और संसाधन दंड के साथ परिष्कृत हार्डवेयर ट्रोजन से उबरने में मदद मिलती है। यह कार्य महत्वपूर्ण बुनियादी ढांचे (रक्षा, एयरोस्पेस, दूरसंचार) में लचीले PQC एक्सेलेरेटर्स को तैनात करने का मार्ग प्रशस्त करता है जहाँ आपूर्ति श्रृंखला सुरक्षा की गारंटी नहीं दी जा सकती है।