Trojan-Resilient NTT: Protecting Against Control Flow and Timing Faults on Reconfigurable Platforms

1. Declaração do Problema

A Transformada Numérica Teórica (NTT) é um componente crítico em algoritmos de Criptografia Pós-Quântica (PQC) baseados em retículos (por exemplo, Kyber, Dilithium, NTRU), reduzindo a complexidade da multiplicação de polinômios de $O(n^2)$ para $O(n \log n)$. No entanto, implementações de NTT em plataformas reconfiguráveis, como FPGAs, são vulneráveis a:

• Cavalos de Troia de Hardware: Modificações maliciosas inseridas durante a cadeia de suprimentos (estágios RTL, síntese, fundição ou bitstream) que visam sinais de controle em vez de dados. Um único sinal de controle corrompido pode interromper todo o fluxo de controle ou introduzir atrasos não convencionais, causando falha catastrófica ou vazamento de informações.
• Ataques de Canal Lateral (SCA): Especificamente, Ataques de Canal Lateral Analíticos Suaves (SASCA), onde adversários exploram vazamentos de energia ou temporização para recuperar partes secretas.
• Limitações das Soluções Existentes: Trabalhos anteriores focam principalmente na detecção de falhas em sinais de dados (exigindo re-computação pesada) ou utilizam lógica duplicada para fluxo de controle que está acoplada ao projeto principal, tornando-a suscetível aos mesmos Cavalos de Troia. Há uma falta de soluções que simultaneamente detectem interrupções no fluxo de controle, anomalias de temporização e SASCA, enquanto oferecem correção adaptativa sem sobrecarga significativa de desempenho.

2. Metodologia

Os autores propõem uma Arquitetura NTT Segura que integra três mecanismos primários de detecção e um sistema de correção de falhas adaptativo.

A. Mecanismos de Detecção de Falhas

1. Integridade do Fluxo de Controle (CFI) via Registro de Backup Independente (CSR):

   • Em vez de duplicar o Registro de Status de Controle (CSR) principal dentro da lógica (o que um Cavalo de Troia poderia corromper), os autores introduzem um Registro de Deslocamento à Direita (RSR) leve que é totalmente independente da lógica principal do NTT.
   • O CSR principal gera sinais de controle (por exemplo, rd_en, wr_en, barrett_strt). O RSR monitora esses sinais.
   • Lógica: O RSR desloca bits em sincronia com o CSR principal. Se a lógica principal for adulterada (por exemplo, um Cavalo de Troia bloquear um clock ou inverter um reset), o estado esperado do RSR divergirá dos sinais de controle reais, acionando um cfi_fault.
   • Isso verifica a integridade de blocos específicos: poly_mem, Barrett Reduction e uv_add/sub.

2. Integridade de Temporização via Contador de Ciclos de Clock (CCC):

   • Um CCC monitora a duração ativa de módulos críticos.
   • Para um polinômio de grau $n-1$, o NTT requer um número fixo de ciclos: $(\log n \times n/2) + (p-1)$, onde $p$ é a profundidade do pipeline.
   • Se um Cavalo de Troia introduzir atrasos (parando o pipeline) ou acelerar operações, o CCC detecta o desvio da contagem de ciclos esperada, acionando um ccc_fault.

3. Mitigação de SASCA via Mascaramento Local (LM):

   • Para prevenir SASCA, a arquitetura randomiza os fatores de torção ($\omega$) durante as operações de escrita na memória de polinômios (poly_mem).
   • Em vez de escrever $(U+V)$ e $(U-V)$ diretamente, o sistema escreve $(U+V)\omega_r$ e $(U-V)\omega_r$, onde $\omega_r$ é um fator aleatório.
   • Isso mascara o perfil de consumo de energia associado aos dados reais, prevenindo vazamentos. Na NTT Inversa, os fatores são multiplicados por $\omega_r^{-1}$ para recuperar os coeficientes originais.

B. Correção Adaptativa de Falhas

Ao detectar uma falha (cfi_fault ou ccc_fault), o sistema emprega um Bit Patcher (software do lado do host) e Reconfiguração Parcial (PR) para corrigir o erro sem interromper permanentemente o sistema. A estratégia de correção é adaptativa com base em um Fator de Risco ($R_i$):

• Cálculo do Fator de Risco ($R_i$): O sistema calcula uma pontuação de risco para cada local de bitstream de PR disponível com base na frequência de falhas detectadas normalizada pelo número de execuções. Isso evita viés em direção a núcleos frequentemente usados.
• Três Medidas de Correção:
  1. Repetir Loop Anterior (Risco Baixo): Se a contagem de falhas for baixa, o sistema descarta o resultado da iteração atual e reexecuta o loop usando o mesmo bitstream.
  2. Recarregar Bit PR (Risco Médio): Se a contagem de falhas exceder um limite inferior, o sistema recarrega o mesmo bitstream PR para o mesmo local da FPGA (resetando estados transitórios potenciais).
  3. Relocar Bit PR (Risco Alto): Se a contagem de falhas exceder um limite superior, o sistema seleciona um bitstream PR com o menor $R_i$ (menor risco) e reconfigura o NTT para um local físico diferente no piso da FPGA.
• Interconexões Dinâmicas: As interconexões de barramento roteiam dinamicamente sinais de controle e interfaces de memória para a instância de NTT atualmente ativa, permitindo a troca transparente entre locais de PR.

3. Contribuições Principais

• Primeira Defesa Focada em Fluxo de Controle: Ao contrário de trabalhos anteriores focados em sinais de dados, este é o primeiro projeto a visar especificamente Cavalos de Troia de sinais de controle usando um registro de backup independente e leve (RSR) para garantir a Integridade do Fluxo de Controle (CFI).
• Estratégia de Correção Adaptativa: Introduz um algoritmo de correção de falhas inovador que escolhe dinamicamente entre reexecução, recarregamento ou realocação com base em um fator de risco calculado ($R_i$), em vez de uma abordagem estática de "sempre realocar".
• Proteção Abrangente: Aborda simultaneamente a Integridade do Fluxo de Controle, Falhas de Temporização (via CCC) e SASCA (via Mascaramento Local) em uma única arquitetura.
• Sobrecarga Mínima: A solução é projetada para alta eficiência, evitando os altos custos de recursos de re-computação completa ou duplicação massiva.

4. Resultados e Avaliação

O sistema foi implementado em uma FPGA Artix-7 usando o algoritmo PQC Kyber (variantes 512, 768 e 1024).

• Eficiência de Detecção e Correção de Falhas:
  • 100% de Taxa de Detecção: Todas as falhas emuladas "Stuck-at-0" e "Stuck-at-1" em sinais de controle foram detectadas pelos módulos CFI e CCC.
  • 100% de Taxa de Correção: Todas as falhas detectadas foram corrigidas com sucesso usando o módulo adaptativo, garantindo saída criptográfica correta.
• Análise de Sobrecarga:
  • Área: Os módulos de detecção e correção de falhas incorrem em uma sobrecarga de 19,7% de slices em comparação com um NTT de base. O módulo apenas de detecção adiciona apenas 8,7%.
  • Energia: A sobrecarga total de energia é de 3%.
  • Temporização:
    • A detecção adiciona zero sobrecarga de temporização.
    • A sobrecarga de correção depende da medida:
      • Repetir Loop: ~10 ns (1 ciclo de clock).
      • Recarregar PR: ~150 µs (tempo de transferência ICAP).
      • Relocar PR: ~256 µs (inclui a busca pelo melhor bitstream).
• Cenários de Cavalo de Troia: O sistema mitiga efetivamente Cavalos de Troia localizados nos caminhos de dados a montante/geralmente, dentro do núcleo do NTT e até mesmo dentro da lógica de monitoramento (embora este último seja notado como um ponto crítico de falha se o próprio monitor estiver comprometido).

5. Significado

Este artigo apresenta um avanço significativo na segurança de hardware para Criptografia Pós-Quântica. Ao deslocar o foco da integridade de dados para a integridade do fluxo de controle, aborda um vetor de ataque de alto impacto e baixo custo frequentemente ignorado pela detecção tradicional de falhas. O mecanismo de correção adaptativa oferece um equilíbrio prático entre segurança e desempenho, permitindo que os sistemas se recuperem de Cavalos de Troia de hardware sofisticados com latência mínima e penalidade de recursos. Este trabalho abre caminho para a implantação de aceleradores PQC resilientes em infraestruturas críticas (defesa, aeroespacial, telecomunicações) onde a segurança da cadeia de suprimentos não pode ser totalmente garantida.