CoEvoP&R: Co-Evolving Placement Objectives with Routing Feedback via Large Language Models
CoEvoP&R एक नवीन फ्रेमवर्क है जो रूटिंग और टाइमिंग फीडबैक द्वारा निर्देशित पठनीय, डिफरेंशिएबल प्लेसमेंट उद्देश्यों को स्वचालित रूप से विकसित करने के लिए लार्ज लैंग्वेज मॉडल्स का लाभ उठाता है, जो नेटिव एनालिटिकल प्लेसर्स की तुलना में पोस्ट-रूट वायरलेंथ, कंजेशन और टाइमिंग मेट्रिक्स में महत्वपूर्ण सुधार करता है।
मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें
कल्पना कीजिए कि आप यात्रा के लिए एक सूटकेस पैक करने की कोशिश कर रहे हैं, लेकिन आपका एक सख्त नियम है: आपको सब कुछ इस तरह व्यवस्थित करना होगा कि वह पूरी तरह से फिट हो जाए, साफ-सुथरा दिखे और पहुँचने पर आसानी से निकाला जा सके। कंप्यूटर चिप्स की दुनिया में, यह "सूटकेस" सिलिकॉन डाई (silicon die) है, और "सामान" अरबों छोटे इलेक्ट्रॉनिक घटक हैं। इन घटकों को व्यवस्थित करने की इस प्रक्रिया को प्लेसमेंट (placement) कहा जाता है। यदि आप उन्हें खराब तरीके से पैक करते हैं, तो उन्हें जोड़ने वाले तार बहुत लंबे हो जाते हैं, ट्रैफिक जाम (जिसे कंजेशन या congestion कहा जाता है) होता है, और चिप या तो बहुत धीमी हो जाती है या बहुत अधिक बिजली खर्च करती है।
इसे हल करने के लिए, इंजीनियर स्मार्ट कंप्यूटर प्रोग्राम का उपयोग करते हैं जिन्हें एनालिटिकल प्लेसर्स (analytical placers) कहा जाता है। ये प्रोग्राम एक "स्कोर" या "ऑब्जेक्टिव फंक्शन" (objective function) को कम करके सबसे अच्छा व्यवस्था खोजने की कोशिश करते हैं। इस स्कोर को एक आदर्श पैकिंग जॉब की रेसिपी की तरह समझें। पारंपरिक रूप से, यह रेसिपी केवल इस बात पर ध्यान देती है कि तार कितने छोटे हैं और सामान कितनी समान रूप से फैला हुआ है। हालाँकि, इसमें एक पेंच है: ड्राइंग बोर्ड पर एक छोटा तार हमेशा वास्तविक जीवन में तेज़ चिप का संकेत नहीं देता है। असली परीक्षा बाद में आती है, जब तारों को वास्तव में बनाया जाता है और चिप का परीक्षण किया जाता है। यदि रेसिपी बहुत सरल है, तो अंतिम उत्पाद गति परीक्षण (speed test) में विफल हो सकता है, जिससे इंजीनियरों को फिर से शुरुआत करने के लिए मजबूर होना पड़ता है। वर्षों से, विशेषज्ञों ने रेसिपी को मैन्युअल रूप से बदलने या "ब्लैक बॉक्स" एआई (AI) का उपयोग करने का प्रयास किया है जो अच्छा काम तो करता है लेकिन इसे समझना या गलती होने पर ठीक करना असंभव है।
यहीं पर CoEvoP&R नामक एक नया दृष्टिकोण आता है। यह एक रचनात्मक, सुपर-स्मार्ट रोबोट शेफ को एक कुकबुक देने और उससे एक ऐसी नई रेसिपी बनाने के लिए कहने जैसा है जो न केवल एक साफ-सुथरा, बल्कि एक आदर्श सूटकेस की गारंटी दे सके। यह शोध पत्र एक फ्रेमवर्क पेश करता है जो एक लार्ज लैंग्वेज मॉडल (LLM)—वही तकनीक जो उन्नत चैटबॉट्स के पीछे है—का उपयोग करता है ताकि प्लेसमेंट रेसिपी को स्वचालित रूप से विकसित और बेहतर बनाया जा सके। एक मानव द्वारा यह अनुमान लगाने के बजाय कि आदर्श फॉर्मूला क्या होना चाहिए, LLM एक जिज्ञासु खोजकर्ता की तरह कार्य करता है। यह एक नया "ऑब्जेक्टिव फंक्शन" (एक गणितीय सूत्र) प्रस्तावित करता है, इसे एक सिम्युलेटेड चिप पर टेस्ट करता है, और फिर वास्तविक दुनिया के रूटिंग और टाइमिंग टूल्स के विरुद्ध इसके परिणामों की जांच करता है। यदि नया फॉर्मूला तारों को छोटा और चिप को तेज़ बनाता है, तो LLM इस सफलता से सीखता है। यदि यह विफल होता है, तो LLM उस गलती से सीखता है।
शोधकर्ताओं ने पाया कि यह तरीका आश्चर्यजनक रूप से अच्छा काम करता है। चिप डिजाइन के लिए नियमों को "विकसित" करने के लिए एआई को छोड़ने से, वे अंतिम चिप डिजाइन की गुणवत्ता में महत्वपूर्ण सुधार करने में सक्षम रहे। मानक परीक्षण डिजाइनों के एक सेट पर, इस नई पद्धति ने घटकों को जोड़ने वाले तारों की लंबाई को मानक पद्धति की तुलना में 16.9% कम कर दिया और ट्रैफिक जाम (कंजेशन) को 36.7% तक कम कर दिया। और भी प्रभावशाली बात यह है कि इसने चिप की गति में सुधार किया, जिससे सबसे खराब स्थिति वाला टाइमिंग डिले (worst-case timing delay) 0.70 नैनोसेकंड बेहतर हुआ और कुल 912 नैनोसेकंड का टाइमिंग डिले ठीक हुआ। टीम ने विभिन्न प्रकार के चिप्स पर इन विकसित रेसिपीज का परीक्षण किया और पाया कि वे अन्य डिजाइनों पर भी अच्छा काम करती हैं, जिससे वायर की लंबाई में 5.4% और कंजेशन में 23.2% की कमी आई।
जो चीज़ इसे खास बनाती है वह यह है कि एआई केवल एक रहस्यमय ब्लैक बॉक्स नहीं है; यह गणितीय सूत्रों को इस तरह लिखता है जिसे इंसान पढ़ और समझ सकते हैं। यह एक "मेमोरी" रखकर सीखता है कि क्या काम आया और क्या नहीं, और अपने अगले प्रयास को निर्देशित करने के लिए उस इतिहास का उपयोग करता है। यह शोध पत्र सुझाव देता है कि यह दृष्टिकोण प्रारंभिक पैकिंग योजना और चिप के अंतिम, वास्तविक प्रदर्शन के बीच के अंतर को पाटता है, जो बिना किसी मानव विशेषज्ञ द्वारा हर एक वेरिएबल को मैन्युअल रूप से बदलने की आवश्यकता के, बेहतर डिजाइन नियमों को स्वचालित रूप से खोजने का एक तरीका प्रदान करता है। यह उन कंप्यूटरों की ओर एक कदम है जो न केवल निर्देशों का पालन कर सकते हैं बल्कि जटिल भौतिक समस्याओं को हल करने के बेहतर तरीके भी आविष्कार कर सकते हैं।
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