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APEIRON: composing smart TDAQ systems for high energy physics experiments

Il documento introduce APEIRON, un framework di elaborazione eterogenea distribuita che integra hardware e software per abilitare sistemi di trigger intelligente e acquisizione dati per esperimenti di fisica delle alte energie, dimostrato attraverso un'applicazione di identificazione delle particelle per l'esperimento NA62.

Autori originali: Roberto Ammendola, Andrea Biagioni, Carlotta Chiarini, Andrea Ciardiello, Paolo Cretaro, Ottorino Frezza, Francesca Lo Cicero, Alessandro Lonardo, Michele Martinelli, Pier Stanislao Paolucci, Pierpaol

Pubblicato 2026-07-03

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CC BY 4.0

Autori originali: Roberto Ammendola, Andrea Biagioni, Carlotta Chiarini, Andrea Ciardiello, Paolo Cretaro, Ottorino Frezza, Francesca Lo Cicero, Alessandro Lonardo, Michele Martinelli, Pier Stanislao Paolucci, Pierpaolo Perticaroli, Cristian Rossi, Francesco Simula, Matteo Turisini, Piero Vicini

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di gestire una stazione ferroviaria massiccia e ad alta velocità dove migliaia di treni (pacchetti di dati) arrivano ogni secondo. Il tuo compito è smistare questi treni, controllare il loro carico e decidere quali possono continuare a muoversi e quali devono essere fermati o reindirizzati. Nel mondo della fisica delle alte energie, questa "stazione ferroviaria" è un esperimento come NA62 al CERN, e i "treni" sono particelle che si scontrano tra loro.

Il documento presenta APEIRON, un nuovo "sistema operativo intelligente" progettato per costruire i cervelli di queste stazioni ferroviarie. Ecco come funziona, suddiviso in concetti semplici:

1. Il Problema: Troppo grande per un solo cervello

Tradizionalmente, gli scienziati utilizzavano un singolo chip computerizzato super intelligente (un FPGA) per effettuare lo smistamento. Ma i moderni esperimenti producono così tanti dati che un singolo chip è come cercare di gestire un aeroporto globale con un unico controllore del traffico. Si ritrova sopraffatto.

In precedenza, se gli scienziati avevano bisogno di più potenza, dovevano collegare manualmente più chip tra loro, scrivendo codice complesso e personalizzato per ogni singola connessione. Era come costruire un ponte tra isole a mano, un mattone alla volta, ogni volta che si aveva bisogno di una nuova isola.

2. La Soluzione: APEIRON (Il traduttore universale)

APEIRON è un framework che agisce come un traduttore universale e una squadra di costruzione automatica. Permette agli scienziati di collegare molti chip tra loro in modo fluido senza preoccuparsi del cablaggio complicato.

L'approccio "Mente alveare": Invece di un unico grande cervello, APEIRON crea una rete di cervelli più piccoli (chip) che comunicano tra loro istantaneamente.
Il sistema "Ufficio Postale": Utilizza un sistema di instradamento intelligente (come un ufficio postale altamente efficiente) che decide automaticamente in quale chip deve andare ogni pacchetto di dati. Non è necessario conoscere l'indirizzo di ogni casa; basta lasciare la lettera nella cassetta delle lettere e il sistema gestisce il resto.
Semplicità per gli scienziati: Gli scienziati possono scrivere le loro regole di smistamento in codice informatico standard (C++), e APEIRON costruisce automaticamente le complesse connessioni hardware dietro le quinte. È come dare a uno chef una ricetta e avere un robot che assembla automaticamente la cucina, la stufa e i camion per le consegne.

3. Come muove i dati (Le tubature)

Il sistema sposta i dati in due modi:

Dentro il chip: I dati si muovono tra diverse parti dello stesso chip attraverso uno switch locale (come un corridoio all'interno di una casa).
Tra i chip: I dati viaggiano tra diversi chip attraverso "superstrade" ad alta velocità (transceiver seriali).
La magia: Il sistema utilizza "canali virtuali" per prevenire ingorghi (deadlock), assicurando che anche se arrivano migliaia di pacchetti di dati contemporaneamente, non rimangano mai bloccati in un ingorgo stradale.

4. Il test nel mondo reale: L'esperimento NA62

Per dimostrare che funziona, il team ha testato APEIRON sull'esperimento NA62 al CERN.

Il compito: Dovevano identificare particelle specifiche (kaoni) osservando la luce che lasciano dietro di sé in un rivelatore speciale (il rivelatore RICH). Questo è come cercare di identificare un tipo specifico di uccello solo guardando il motivo delle sue piume, e devi farlo in una frazione di secondo.
Il vecchio modo: In precedenza utilizzavano un mix di una GPU (una scheda grafica) e un FPGA, il che era complicato e richiedeva hardware personalizzato.
Il modo APEIRON: Hanno costruito un sistema "FPGA-RICH" interamente all'interno del framework APEIRON. Hanno utilizzato una "rete neurale" (un tipo di IA che impara a riconoscere i pattern) per effettuare l'identificazione.

5. I Risultati: Veloci ed efficienti

I risultati sono stati impressionanti:

Velocità: Il sistema ha elaborato i dati a una velocità di 18,75 milioni di eventi al secondo, superando facilmente la velocità richiesta di 10 milioni.
Efficienza: Ha utilizzato pochissime risorse del chip (solo il 14% dei "blocchi logici" e il 2% dei "processori matematici"), lasciando ampio spazio per altri compiti.
Accuratezza: L'IA ha identificato con successo le particelle cariche con alta precisione, sebbene abbia notato che identificare specificamente gli elettroni fosse ancora un po' complicato (come distinguere tra due uccelli molto simili tra loro).

Riassunto

In breve, APEIRON è un toolkit che permette ai fisici di costruire reti di elaborazione dati massicce e super veloci semplicemente scrivendo codice, senza dover essere ingegneri hardware. Trasforma un progetto di costruzione complesso e manuale in un sistema automatizzato e "plug-and-play", permettendo loro di gestire le enormi inondazioni di dati dei moderni esperimenti di fisica delle particelle con facilità.

Sintesi Tecnica di APEIRON: Composizione di Sistemi TDAQ Intelligenti per Esperimenti di Fisica delle Alte Energie

Problema
L'elaborazione del flusso di dati in tempo reale nei processi di fisica sperimentale delle particelle richiede un elevato throughput computazionale, latenza deterministica e una sostanziale larghezza di banda di I/O. Sebbene i Field-Programmable Gate Arrays (FPGA) siano ben adatti a questi requisiti grazie alla loro logica riconfigurabile e ai transceivers ad alta velocità, esiste un limite significativo negli attuali ambienti di High-Level Synthesis (HLS): essi sono tipicamente confinati a singoli dispositivi FPGA. Quando i problemi di trigger o di acquisizione dati (TDAQ) superano la capacità di un singolo chip — uno scenario comune nei moderni esperimenti con un alto numero di canali — gli sviluppatori sono costretti a fare affidamento su strati di comunicazione inter-FPGA ad hoc e creati manualmente. Questo divario tra le capacità HLS per singolo dispositivo e le necessità dei sistemi real-time multi-dispositivo ha motivato lo sviluppo di APEIRON.

Metodologia e Architettura
APEIRON è un framework di elaborazione eterogenea distribuita progettato per estendere l'ecosistema Xilinx Vitis HLS al fine di operare in modo trasparente attraverso una rete di FPGA interconnessi. Il framework abbraccia l'intera gerarchia del software, dai driver di basso livello a un modello di programmazione dataflow ad alto livello.

Topologia del Sistema: Il sistema modella i percorsi dei dati come $m$ sorgenti di dati indipendenti che alimentano una cascata di $n$ stadi di elaborazione a flusso (stream-processing). Questi stadi possono risiedere su uno o più nodi FPGA, con un fabric di rete che ricombina i flussi di dati secondo necessità. La rete sottostante è un mesh a commutazione di pacchetti con routing per ordine di dimensione (dimension-order-routed), consentendo alla topologia fisica di essere adattata tramite configurazione piuttosto che tramite riprogettazione.
Infrastruttura di Comunicazione: Derivata dai design di rete APEnet ed EXANEST network-on-chip, il sottosistema di comunicazione supporta sia i trasferimenti intra-nodo (tra kernel sullo stesso FPGA) sia i trasferimenti inter-nodo (attraverso transceivers seriali ad alta velocità). Il routing utilizza uno switch crossbar con dimension-order routing e switching Virtual Cut-Through per garantire una bassa latenza. Per prevenire il deadlock sotto dimension-order routing, vengono forniti due canali virtuali per ogni link fisico.
Modello di Programmazione: APEIRON impiega un'astrazione dataflow basata su Kahn Process Networks. Gli sviluppatori scrivono kernel C/C++ algoritmici che espongono porte AXI4-Stream. La comunicazione è gestita tramite un'API C++ leggera caratterizzata da primitive non bloccanti send() e bloccanti receive(). Questa API astrae il protocollo di pacchetto sottostante, permettendo ai kernel di comunicare indipendentemente dal posizionamento fisico.
Flusso di Build: La mappatura del grafo di dataflow computazionale sulla rete FPGA fisica è definita in un file di configurazione YAML. La toolchain di APEIRON genera automaticamente tutta la logica ancillare (routing, dispatching, aggregazione) e produce il bitstream completo del design, sollevando i progettisti dalle attività di integrazione manuale.

Contributi Chiave
Il documento presenta i seguenti contributi principali:

Un Interconnessione Modulare: Un interconnesso tra nodi FPGA a bassa latenza e configurabile in termini di topologia.
Astrazione Unificata: Un modello di programmazione dataflow dove i task comunicano tramite leggere primitive di invio/ricezione, disaccoppiando la comunicazione logica dal posizionamento fisico.
Automazione: Una toolchain che genera automaticamente la logica di routing, dispatching e aggregazione partendo da una compatta descrizione dell'applicazione, consentendo agli utenti di concentrarsi esclusivamente sui kernel algoritmici.
Versatilità del Target: Un sistema capace di affrontare sia i tradizionali sistemi di trigger a basso livello sia gli stadi di riduzione dei dati in configurazioni di lettura senza trigger (trigger-less) o in streaming.

Validazione e Risultati
Il framework è stato validato utilizzando un'applicazione di identificazione delle particelle (PID) per l'esperimento NA62 al CERN.

Contesto: Il rivelatore Ring Imaging Cherenkov (RICH) di NA62 richiede l'identificazione PID online per informare le decisioni del trigger a basso livello. Gli autori hanno sostituito una precedente pipeline eterogenea GPU+FPGA (GPURICH) con una soluzione a singolo FPGA (FPGA-RICH) costruita interamente all'interno di APEIRON.
Implementazione: Il compito di PID è stato formulato come un problema di inferenza di rete neurale utilizzando un approccio seedless (basato solo sui hit del RICH). L'architettura è una rete completamente connessa (64-16-4 neuroni). Il modello è stato quantizzato usando QKeras e convertito in firmware sintetizzabile tramite HLS4ML, utilizzando rappresentazioni a virgola fissa.
Performance: La sintesi su una scheda Xilinx VCU118 a 150 MHz ha prodotto un'implementazione compatta utilizzando il 14% delle LUT disponibili e il 2% dei slice DSP. La latenza di inferenza misurata è stata di 146,66 ns, raggiungendo un throughput sostenuto di 18,75 MHz, che supera agevolmente il requisito di 10 MHz dell'esperimento.
Accuratezza: Le curve ROC (Receiver Operating Characteristic) hanno dimostrato un potere discriminante soddisfacente per la molteplicità delle particelle cariche ( $N_r$ ). I risultati per l'identificazione di elettroni/positroni ( $e^\pm$ ) sono stati meno soddisfacenti, un limite attribuito all'incapacità del rivelatore RICH di discriminare i tipi di particelle al di fuori dell'intervallo di energia 15–35 GeV/c.

Significatività e Lavori Futuri
Il documento afferma che APEIRON affronta un bisogno ricorrente nella progettazione TDAQ della fisica delle particelle, combinando una rete FPGA configurabile a bassa latenza con strumenti di build automatizzati e un modello di programmazione dataflow. Il successo del deployment di FPGA-RICH dimostra la capacità del framework di fornire soluzioni ad alto throughput e bassa latenza per complessi algoritmi fisici.

Il lavoro futuro si concentra sul miglioramento delle prestazioni e dell'usabilità del framework. Nello specifico, gli autori mirano a migliorare i risultati di identificazione $e^\pm$ integrando primitive online dal calorimetro LKr, che fornisce informazioni sull'energia dell'evento, compensando così i limiti del solo rivelatore RICH.