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APEIRON: composing smart TDAQ systems for high energy physics experiments

El artículo presenta APEIRON, un marco de procesamiento heterogéneo distribuido que integra hardware y software para permitir sistemas de activación inteligente y adquisición de datos para experimentos de física de altas energías, demostrado a través de una aplicación de identificación de partículas para el experimento NA62.

Autores originales: Roberto Ammendola, Andrea Biagioni, Carlotta Chiarini, Andrea Ciardiello, Paolo Cretaro, Ottorino Frezza, Francesca Lo Cicero, Alessandro Lonardo, Michele Martinelli, Pier Stanislao Paolucci, Pierpaol

Publicado 2026-07-03

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CC BY 4.0

Autores originales: Roberto Ammendola, Andrea Biagioni, Carlotta Chiarini, Andrea Ciardiello, Paolo Cretaro, Ottorino Frezza, Francesca Lo Cicero, Alessandro Lonardo, Michele Martinelli, Pier Stanislao Paolucci, Pierpaolo Perticaroli, Cristian Rossi, Francesco Simula, Matteo Turisini, Piero Vicini

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás dirigiendo una estación de tren masiva y de alta velocidad donde miles de trenes (paquetes de datos) llegan cada segundo. Tu trabajo es clasificar estos trenes, revisar su carga y decidir cuáles pueden seguir avanzando y cuáles deben ser detenidos o redirigidos. En el mundo de la física de altas energías, este "estación de tren" es un experimento como el NA62 en el CERN, y los "trenes" son partículas chocando entre sí.

El artículo presenta APEIRON, un nuevo "sistema operativo inteligente" diseñado para construir los cerebros de estas estaciones de tren. Así es como funciona, desglosado en conceptos simples:

1. El Problema: Demasiado grande para un solo cerebro

Tradicionalmente, los científicos utilizaban un único chip de computadora súper inteligente (un FPGA) para realizar la clasificación. Pero los experimentos modernos producen tantos datos que un solo chip es como intentar gestionar un aeropuerto global con un único controlador de tráfico. Se siente abrumado.

Anteriormente, si los científicos necesitaban más potencia, tenían que conectar manualmente múltiples chips entre sí, escribiendo código complejo y personalizado para cada una de las conexiones. Era como construir un puente entre islas a mano, ladrillo por ladrillo, cada vez que se necesitaba una nueva isla.

2. La Solución: APEIRON (El traductor universal)

APEIRON es un marco de trabajo que actúa como un traductor universal y un equipo de construcción automático. Permite a los científicos conectar muchos chips entre sí de manera fluida sin preocuparse por el cableado desordenado.

El enfoque de "Mente de Colmena": En lugar de un gran cerebro, APEIRON crea una red de cerebros más pequeños (chips) que se comunican entre sí instantáneamente.
El sistema de la "Oficina de Correos": Utiliza un sistema de enrutamiento inteligente (como una oficina de correos altamente eficiente) que decide automáticamente a qué chip va cada paquete de datos. No necesitas conocer la dirección de cada casa; simplemente dejas la carta en el buzón y el sistema se encarga del resto.
Simplicidad para los científicos: Los científicos pueden escribir sus reglas de clasificación en código de computadora estándar (C++) y APEIRON construye automáticamente las complejas conexiones de hardware detrás de escena. Es como darle una receta a un chef y que un robot ensamble automáticamente la cocina, la estufa y los camiones de entrega.

3. Cómo mueve los datos (Las tuberías)

El sistema mueve los datos de dos maneras:

Dentro del chip: Los datos se mueven entre diferentes partes del mismo chip a través de un interruptor local (como un pasillo dentro de una casa).
Entre chips: Los datos viajan entre diferentes chips a través de "superautopistas" de alta velocidad (transceptores seriales).
La magia: El sistema utiliza "canales virtuales" para evitar atascos (bloqueos), asegurando que, incluso si llegan miles de paquetes de datos a la vez, nunca se produzca un embotellamiento.

4. La prueba en el mundo real: El experimento NA62

Para demostrar que funciona, el equipo probó APEIRON en el experimento NA62 en el CERN.

La tarea: Necesitaban identificar partículas específicas (kaones) observando la luz que dejan en un detector especial (el detector RICH). Esto es como intentar identificar un tipo específico de ave solo por el patrón de sus plumas, y tienes que hacerlo en una fracción de segundo.
La forma antigua: Anteriormente utilizaban una mezcla de una GPU (una tarjeta gráfica) y un FPGA, lo cual era complicado y requería hardware personalizado.
El camino de APEIRON: Construyeron un sistema "FPGA-RICH" íntegramente dentro del marco de APEIRON. Utilizaron una "red neuronal" (un tipo de IA que aprende a reconocer patrones) para realizar la identificación.

5. Los resultados: Rápido y eficiente

Los resultados fueron impresionantes:

Velocidad: El sistema procesó datos a una tasa de 18.75 millones de eventos por segundo, superando fácilmente la velocidad requerida de 10 millones.
Eficiencia: Utilizó muy pocos recursos del chip (solo el 14% de los "bloques lógicos" y el 2% de los "procesadores matemáticos"), dejando mucho espacio para otras tareas.
Precisión: La IA identificó partículas cargadas con alta precisión, aunque señaló que identificar electrones específicamente todavía era un poco difícil (como distinguir entre dos aves muy similares).

Resumen

En resumen, APEIRON es un conjunto de herramientas que permite a los físicos construir redes masivas y superrápidas de procesamiento de datos simplemente escribiendo código, sin necesidad de ser ingenieros de hardware. Convierte un proyecto de construcción complejo y manual en un sistema automatizado y listo para usar, permitiéndoles manejar las enormes inundaciones de datos de los experimentos modernos de física de partículas con facilidad.

Resumen Técnico de APEIRON: Composición de Sistemas TDAQ Inteligentes para Experimentos de Física de Altas Energías

Planteamiento del Problema
El procesamiento de flujo de datos en tiempo real en la física de partículas experimental exige un alto rendimiento computacional, latencia determinista y un sustancial ancho de banda de E/S. Si bien los Field-Programmable Gate Arrays (FPGA) son adecuados para estos requisitos debido a su lógica reconfigurable y transceptores de alta velocidad, existe una limitación significativa en los entornos actuales de Síntesis de Alto Nivel (HLS): suelen estar confinados a dispositivos FPGA individuales. Cuando los problemas de disparador (trigger) o de adquisición de datos (TDAQ) exceden la capacidad de un solo chip —un escenario común en experimentos modernos con un alto número de canales—, los desarrolladores se ven obligados a depender de capas de comunicación inter-FPGA diseñadas de forma ad hoc y manual. Esta brecha entre las capacidades de HLS para un solo dispositivo y las necesidades de los sistemas multidispositivo en tiempo real motivó el desarrollo de APEIRON.

Metodología y Arquitectura
APEIRON es un marco de procesamiento heterogéneo distribuido diseñado para extender el ecosistema Xilinx Vitis HLS para operar de manera transparente a través de una red de FPGAs interconectadas. El marco abarca toda la jerarquía de software, desde los controladores de dispositivo de bajo nivel hasta un modelo de programación de flujo de datos de alto nivel.

Topología del Sistema: El sistema modela las rutas de datos como $m$ fuentes de datos independientes que alimentan una cascada de $n$ etapas de procesamiento de flujo. Estas etapas pueden residir en uno o más nodos FPGA, con una red de tejido que recombina los flujos de datos según sea necesario. La red subyacente es una malla de enrutamiento por orden de dimensión con conmutación de paquetes, lo que permite que la topología física se adapte mediante configuración en lugar de rediseño.
Infraestructura de Comunicación: Derivado de los diseños de red APEnet y EXANEST network-on-chip, el subsistema de comunicación soporta tanto transferencias intra-nodo (entre núcleos en la misma FPGA) como transferencias inter-nodo (a través de transceptores seriales de alta velocidad). El enrutamiento utiliza un switch crossbar con enrutamiento por orden de dimensión y conmutación Virtual Cut-Through para garantizar una baja latencia. Para prevenir el bloqueo (deadlock) bajo el enrutamiento por orden de dimensión, se proporcionan dos canales virtuales por cada enlace físico.
Modelo de Programación: APEIRON emplea una abstracción de flujo de datos basada en Redes de Procesos de Kahn. Los desarrolladores escriben núcleos C/C++ algorítmicos que exponen puertos AXI4-Stream. La comunicación se gestiona mediante una API de C++ ligera que cuenta con primitivas no bloqueantes send() y bloqueantes receive(). Esta API abstrae el protocolo de paquetes, permitiendo que los núcleos se comuniquen independientemente de su ubicación física.
Flujo de Construcción (Build Flow): El mapeo del grafo de flujo de datos computacional a la red física de la FPGA se define en un archivo de configuración YAML. La cadena de herramientas de APEIRON genera automáticamente toda la lógica ancilar (enrutamiento, despacho y agregación) y produce el bitstream completo del diseño, liberando a los diseñadores de las tareas de integración manual.

Contribuciones Clave
El artículo presenta las siguientes contribuciones principales:

Un Interconector Modular: Un interconector directo entre nodos FPGA, configurable en topología y de baja latencia.
Abstracción Unificada: Un modelo de programación de flujo de datos donde las tareas se comunican mediante primitivas ligeras de send/receive, desacoplando la comunicación lógica de la ubicación física.
Automatización: Una cadena de herramientas que genera automáticamente la lógica de enrutamiento, despacho y agregación a partir de una descripción compacta de la aplicación, permitiendo que los usuarios se centren únicamente en los núcleos algorítmicos.
Versatilidad de Objetivo: Un sistema capaz de abordar tanto los sistemas de disparador tradicionales de bajo nivel como las etapas de reducción de datos en configuraciones de lectura sin disparador (trigger-less) o de streaming.

Validación y Resultados
El marco fue validado utilizando una aplicación de identificación de partículas (PID) para el experimento NA62 en el CERN.

Contexto: El detector Ring Imaging Cherenkov (RICH) de NA62 requiere PID en línea para informar las decisiones de disparador de bajo nivel. Los autores reemplazaron un pipeline previo heterogéneo de GPU+FPGA (GPURICH) con una solución de un solo FPGA (FPGA-RICH) construida íntegramente dentro de APEIRON.
Implementación: La tarea de PID se formuló como un problema de inferencia de red neuronal utilizando un enfoque sin semilla (dependiendo solo de los datos de impacto del RICH). La arquitectura es una red totalmente conectada (64-16-4 neuronas). El modelo fue cuantizado usando QKeras y convertido a firmware sintetizable mediante HLS4ML, utilizando representaciones de punto fijo.
Rendimiento: La síntesis en una placa Xilinx VCU118 a 150 MHz resultó en una implementación compacta utilizando el 14% de los LUTs disponibles y el 2% de los slices DSP. La latencia de inferencia medida fue de 146.66 ns, logrando un rendimiento sostenido de 18.75 MHz, lo que supera cómodamente el requisito de 10 MHz del experimento.
Precisión: Las curvas de Característica de Operación del Receptor (ROC) demostraron un poder de discriminación satisfactorio para la multiplicidad de partículas cargadas ( $N_r$ ). Los resultados para la identificación de electrones/positrones ( $e^\pm$ ) fueron menos satisfactorios, una limitación atribuida a la incapacidad del detector RICH para discriminar tipos de partículas fuera del rango de energía de 15–35 GeV/c.

Significancia y Trabajo Futuro
El artículo afirma que APEIRON aborda una necesidad recurrente en el diseño de TDAQ de la física de partículas al combinar una red FPGA de baja latencia configurable con herramientas de construcción automatizadas y un modelo de programación de flujo de datos. El despliegue exitoso de FPGA-RICH demuestra la capacidad del marco para entregar soluciones de alto rendimiento y baja latencia para algoritmos físicos complejos.

El trabajo futuro se centra en mejorar el rendimiento y la usabilidad del marco. Específicamente, los autores pretenden mejorar los resultados de identificación de $e^\pm$ integrando primitivas en línea del calorímetro LKr, que proporciona información de energía del evento, mitigando así las limitaciones del detector RICH por sí solo.