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RTL-Sequencer: Towards Scalable RTL Timing Prediction with the Sequence-based Paradigm

Il documento introduce RTL-Sequencer, un nuovo paradigma basato su sequenze che supera i limiti degli esistenti metodi basati su grafi per la predizione del timing RTL, linearizzando i coni logici e impiegando modelli di sequenza personalizzati per ottenere un'ottimizzazione del timing nelle fasi iniziali scalabile e accurata.

Autori originali: Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

Pubblicato 2026-07-20

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CC BY 4.0

Autori originali: Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di stare costruendo una città enorme e intricata fatta di mattoncini LEGO. Vuoi assicurarti che, quando premi un interruttore in cantina, le luci in soffitta si accendano istantaneamente, senza sfarfallii o ritardi. Nel mondo dei chip informatici, questo viene chiamato "timing" (temporizzazione). Gli ingegneri devono sapere esattamente quanto velocemente un segnale viaggia da una parte all'altra di un chip. Il problema è che, per molto tempo, hanno potuto controllare questo timing solo dopo che l'intera città era stata costruita e le strade (i cavi) erano state asfaltate. A quel punto, se le luci erano troppo lente, era troppo tardi per correggere il design senza ricominciare da capo, il che spreca enormi quantità di tempo e denaro.

Per risolvere questo problema, gli scienziati hanno cercato di usare delle "sfere di cristallo" — programmi per computer che prevedono il timing prima che il chip venga costruito. Di solito trattano il design del chip come una gigantesca mappa di connessioni, un "grafo", dove ogni mattoncino è un punto e ogni filo è una linea. Usano algoritmi intelligenti per osservare queste mappe e indovinare il timing. Ma queste mappe diventano così enormi e aggrovigliate che gli algoritmi si confondono, come cercare di leggere un libro dove ogni frase è scritta in una lingua diversa e le pagine sono rimescolate. Faticano a vedere le connessioni a lunga distanza che sono invece fondamentali.

È qui che entra in gioco un nuovo team di ricercatori della Università di Scienza e Tecnologia di Hong Kong con un'idea fresca. Invece di guardare il design del chip come una mappa aggrovigliata, hanno deciso di trasformarlo in una storia. Chiamano il loro nuovo strumento RTL-Sequencer.

Trasformare un nodo aggrovigliato in una storia

Pensa a un circuito logico (una piccola parte del chip) come a un complesso nodo di lana. I metodi tradizionali cercano di studiare l'intero nodo tutto in una volta, osservando come ogni filo tocca ogni altro filo. È disordinato, lento e difficile da comprendere. Gli autori di questo articolo si sono resi conto che se tiri il nodo con forza e distendi la lana in una singola linea retta, diventa molto più facile vedere come il segnale fluisce dall'inizio alla fine.

Chiamano questo processo "linearizzazione". Prendono la logica 3D e aggrovigliata del chip e la dispongono in una sequenza 1D, come un elenco di istruzioni o una fila di domino che cadono uno dopo l'altro. Facendo questo, possono usare potenti "modelli di sequenza" — la stessa tecnologia che aiuta i computer a comprendere il linguaggio umano o a prevedere la parola successiva in una frase — per prevedere quanto velocemente viaggerà il segnale.

Perché il vecchio metodo era bloccato

L'articolo sostiene che i vecchi metodi basati sulla "mappa" (le Reti Neurali a Grafo) hanno alcuni grandi problemi. Primo, possono vedere solo a breve distanza. Se un segnale deve attraversare una catena logica molto profonda, il metodo della mappa diventa sfocato e dimentica l'inizio nel momento in cui raggiunge la fine. Secondo, sono computazionalmente pesanti. Man mano che il chip diventa più grande, il tempo necessario per calcolare il timing cresce in modo esplosivo, come cercare di contare ogni possibile stretta di mano in uno stadio pieno di persone.

Gli autori suggeriscono che questi metodi perdono di vista la "direzione" del segnale. In un chip, l'elettricità scorre in una sola direzione (dall'ingresso all'uscita), ma i vecchi metodi della mappa spesso trattano le connessioni come se potessero andare in entrambe le direzioni allo stesso modo, il che sporca la previsione.

I quattro trucchi magici di RTL-Sequencer

Per far sì che il loro approccio basato sulla "narrazione" funzioni perfettamente, il team non si è limitato ad allineare i mattoncini; ha aggiunto quattro tecniche speciali per rendere la storia ancora più chiara:

Sequence Shuffling (Il rimescolamento): Immagina di insegnare a uno studente a leggere una storia. Se leggi sempre la storia nello stesso ordine esatto, lo studente potrebbe semplicemente memorizzare l'ordine delle parole invece di comprenderne il significato. I ricercatori rimescolano casualmente l'ordine dei mattoncini all'interno di ogni livello del design durante l'addestramento. Questo costringe l'IA a imparare la logica e le regole di temporizzazione reali, non solo l'ordine specifico che le sono stato dato. È come praticare una canzone suonandola in chiavi diverse per conoscere davvero la melodia.
Bidirectional Modeling (Leggere all'indietro): Di solito leggiamo una storia dall'inizio alla fine. Ma a volte, per capire una frase, è necessario sapere cosa viene dopo. Il team ha costruito un sistema che legge la storia sia in avanti che all'indietro contemporaneamente. Questo aiuta l'IA a capire come un segnale alla fine della linea influenzi l'inizio, catturando l'immagine completa del viaggio del segnale.
Differentiable Modeling (Il filtro globale vs locale): A volte, essere troppo vicini a un vicino può farti perdere la visione d'insieme. In un chip, un segnale può essere influenzato da un mattoncino vicino, ma il timing reale dipende dal lungo percorso che ha percorso. Il team ha creato un "filtro" che sottrae il rumore locale (i vicini immediati) dal segnale globale (l'intero percorso). Ciò assicura che l'IA si concentri sul lungo e critico viaggio del segnale piuttosto che lasciarsi distrarre dai dettagli locali.
Hybrid Architecture (Il meglio di entrambi i mondi): Sebbene l'approccio della "storia" sia ottimo per i percorsi lunghi, a volte è debole nel vedere il vicinato immediato di un mattoncino. Così, hanno combinato la loro IA narrativa con un'IA a "mappa" (una Rete Neurale a Grafo) per i dettagli locali. È come avere una guida turistica che conosce tutta la storia della città (la sequenza) ma ha anche una mappa locale per mostrarti il miglior bar all'angolo (il grafo).

I risultati: Più veloci e più intelligenti

Quando il team ha testato RTL-Sequencer contro i migliori strumenti esistenti, i risultati sono stati impressionanti. Nelle loro simulazioni, il loro nuovo metodo ha previsto il "Tempo di Arrivo" (quando il segnale arriva a destinazione) con un tasso di errore di appena il 17,24%, che è significativamente migliore del secondo miglior metodo, che aveva un errore del 20,29%.

Ancora più importante, l'articolo mostra che il loro metodo scala molto meglio. Mentre i vecchi metodi a "mappa" si bloccano e rallentano quando i design dei chip diventano enormi (con milioni di parti), RTL-Sequencer mantiene la sua velocità costante. Gestisce design profondi e complessi senza lasciarsi sopraffare, dimostrando che trasformare un nodo aggrovigliato in una storia lineare è una strategia vincente.

Gli autori concludono che questo approccio apre la porta a una progettazione di chip molto più veloce e accurata. Prevedendo il timing nelle prime fasi del processo, gli ingegneri possono correggere i problemi prima ancora che il chip venga costruito, risparmiando tempo e risorse. Sebbene si tratti di uno studio basato su simulazioni, i risultati suggeriscono che passare dalle "mappe" alle "storie" potrebbe essere il futuro del modo in cui progettiamo i cervelli dei nostri computer.

Sintesi Tecnica: RTL-Sequencer

Definizione del Problema

La previsione accurata dei tempi a livello di Register-Transfer Level (RTL) è un collo di bottiglia critico nell'automazione del design di circuiti integrati digitali. Le metodologie tradizionali si affidano alla Static Timing Analysis (STA) post-layout, che richiede informazioni fisiche accurate (ad esempio, la lunghezza dei fili) non disponibili durante le fasi iniziali del design. Questo ritardo costringe le ottimizzazioni guidate dal timing a verificarsi tardi nel ciclo di progettazione, portando a estese iterazioni e a un aumento dei tempi di commercializzazione.

Sebbene l'apprendimento automatico (ML) sia stato applicato alla previsione del timing nelle fasi iniziali, gli approcci esistenti presentano limitazioni significative quando applicati ai design RTL, che sono rappresentati come Boolean Operator Graphs (BOG). Questi design spesso coinvolgono coni logici profondi e su larga scala (che superano i 10.000 nodi con profondità >100). I metodi basati su grafi attuali faticano con:

Campi Recettivi Limitati: Le Graph Neural Networks (GNN) sono vincolate dalla profondità della rete, fallendo nel catturare dipendenze temporali a lungo raggio in coni profondi.
Over-smoothing (Sovra-levigatura): L'accumulo di strati per aumentare la profondità porta spesso all'omogeneizzazione degli embedding dei nodi.
Complessità Computazionale: I Graph Transformers (GT) e i metodi basati sulla propagazione soffrono di una complessità quadratica rispetto al numero di nodi o alla profondità del cono, ostacolando la scalabilità.
Perdita di Direzionalità: Molti modelli a grafo trattano le relazioni come non dirette o non riescono a preservare esplicitamente la direzionalità del segnale, il che è cruciale per l'analisi del timing.

Metodologia: RTL-Sequencer

Gli autori propongono RTL-Sequencer, un nuovo framework che sposta il paradigma dalla modellazione basata su grafi a un paradigma basato su sequenze. L'intuizione centrale è che i coni logici possono essere linearizzati in sequenze ordinate di nodi, permettendo l'applicazione di moderni modelli di sequenza lineare che offrono campi recettivi globali con una complessità computazionale lineare.

1. Framework di Base

Estrazione del Cono: Il design RTL viene trasformato in un BOG. I coni logici vengono estratti come sottografi di fan-in transitivi radicati nei registri terminali (endpoint).
Linearizzazione: Una traversata Breadth-First inversa (BFT) converte ogni cono in una sequenza di nodi. A differenza della traversata Depth-First, la BFT preserva la progressione gerarchica della propagazione del segnale.
Modellazione della Sequenza: La sequenza è elaborata da un modello "Sequencer" (ad esempio, Mamba-2) per aggiornare le rappresentazioni dei nodi in base al contesto storico, evitando la complessità quadratica dei meccanismi di attenzione.

2. Tecniche Sinergiche

Per affrontare la sub-ottimalità della BFT deterministica e dei modelli di sequenza standard, vengono introdotte quattro tecniche specifiche:

Sequence Shuffling (Rimescolamento della Sequenza): Per evitare che il modello si adatti eccessivamente a un ordine fisso di nodi (che scarterebbe le informazioni topologiche), i nodi all'interno di ogni livello di profondità BFT vengono permutati casualmente durante l'addestramento (probabilità del 50%). Questo funge da aumento dei dati, esponendo il modello a diverse varianti topologiche pur preservando le dipendenze logiche. Durante l'inferenza, viene utilizzato un ordinamento deterministico euristico basato sulle statistiche di in/out-degree.
Modellazione di Sequenza Bidirezionale: Per catturare la natura bidirezionale della propagazione del segnale e consentire ai nodi successivi di influenzare le rappresentazioni precedenti, il framework impiega modelli di sequenza sia in avanti che all'indietro. Gli stati nascosti vengono aggregati per arricchire la rappresentazione di ogni nodo.
Modellazione di Sequenza Differenziabile: La BFT standard posiziona nodi non correlati adiacenti tra loro allo stesso livello di profondità, causando ai modelli di sequenza di enfatizzare eccessivamente le strutture locali specifiche della profondità. Viene introdotto un meccanismo differenziabile per sottrarre gli embedding "locali della profondità" (calcolati tramite modelli separati su sottosequenze specifiche della profondità) dagli embedding "globali". Un coefficiente apprendibile ( $\lambda$ ) controlla questa sottrazione, garantendo che la rappresentazione finale si allinei con il comportamento del timing globale piuttosto che con gli artefatti locali della profondità.
Architettura Ibrida Grafo-Sequenza: Per sfruttare i punti di forza di entrambi i paradigmi, il framework integra le GNN (specificamente GatedGCN) all'interno della pipeline di sequenza. La sequenza viene prima elaborata dalle GNN per catturare le dipendenze strutturali localizzate, poi riconvertita in una sequenza per la modellazione delle dipendenze a lungo raggio. Tutte le transizioni sono differenziabili, consentendo l'addestramento end-to-end.

Contributi Chiave

Cambio di Paradigma: La prima proposta di un paradigma basato su sequenze per la previsione del timing RTL, che sostituisce i modelli basati su grafi per ottenere campi recettivi globali con complessità lineare e direzionalità esplicita del segnale.
Tecniche Personalizzate: La progettazione di quattro tecniche sinergiche (shuffling, modellazione bidirezionale, modellazione differenziabile e architettura ibrida) specificamente adattate per superare le sfide della linearizzazione dei coni logici.
Validazione Empirica: Esperimenti estesi che dimostrano prestazioni superiori rispetto ai baseline state-of-the-art (SOTA), inclusi GNN, Graph Transformers e metodi basati sulla propagazione.

Risultati Sperimentali

Il framework è stato valutato su 21 design RTL open-source (che vanno da 6K a 510K gate) utilizzando la validazione incrociata a 5 pieghe (5-fold cross-validation). La verità fondamentale (ground truth) è stata ottenuta tramite Synopsys PrimeTime dopo l'implementazione fisica.

Prestazioni: RTL-Sequencer ha raggiunto il più basso Mean Absolute Percentage Error (MAPE) e i punteggi di correlazione più elevati in tutti i parametri (Arrival Time, Worst Negative Slack, Total Negative Slack).
- Arrival Time (AT): MAPE del 17,24% (rispetto al 20,29% del secondo miglior modello, CircuitFusion) e $R=0,92$ .
- Worst Negative Slack (WNS): MAPE del 17,66% ( $R=0,91$ ).
- Total Negative Slack (TNS): MAPE del 23,92% ( $R=0,88$ ).
Scalabilità: A differenza delle GNN (che soffrono di over-smoothing in coni profondi) e dei Graph Transformers (che presentano un overhead di memoria quadratico), RTL-Sequencer mantiene una complessità di memoria lineare rispetto al numero di nodi e alla profondità del cono, consentendo l'addestramento su design strutturati profondamente.
Studi di Ablazione: La rimozione di una qualsiasi delle quattro tecniche proposte ha causato un degrado delle prestazioni. Lo shuffling della sequenza ha fornito il guadagno più significativo, evidenziando l'importanza dell'aumento dei dati strutturali.

Significato e Rivendicazioni

Il paper afferma che RTL-Sequencer rappresenta un cambiamento fondamentale dalle rappresentazioni grafiche isotrope alla modellazione di sequenze direzionali. Linearizzando i coni logici, il framework affronta con successo i limiti di scalabilità e di campo recettivo dei modelli grafici esistenti. I risultati suggeriscono che i framework guidati dalle sequenze sono un'alternativa robusta per la stima del timing nelle fasi iniziali, potendo ridurre le iterazioni di design e accelerare il tempo di commercializzazione consentendo previsioni di timing accurate prima della fase di layout. Il lavoro non pretende di sostituire la STA fisica, ma di fornire un proxy altamente accurato e scalabile per l'ottimizzazione preco even del design.