🤖 AI

RTL-Sequencer: Towards Scalable RTL Timing Prediction with the Sequence-based Paradigm

이 논문은 로직 콘(logic cone)을 선형화하고 맞춤형 시퀀스 모델을 채택하여 확장 가능하고 정확한 초기 단계 타이밍 최적화를 달성함으로써, 기존의 그래프 기반 방식이 가진 RTL 타이밍 예측의 한계를 극복하는 새로운 시퀀스 기반 패러다임인 RTL-Sequencer를 소개한다.

원저자: Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

게시일 2026-07-20

📖 4 분 읽기☕ 가벼운 읽기

CC BY 4.0

원저자: Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신이 레고 브릭으로 거대하고 복잡한 도시를 건설하고 있다고 상상해 보세요. 당신은 지하실에서 스위치를 올렸을 때 다락방의 불이 깜빡임이나 지연 없이 즉시 켜지도록 만들고 싶습니다. 컴퓨터 칩의 세계에서 이것을 "타이밍(timing)"이라고 부릅니다. 엔지니어들은 신호가 칩의 한 부분에서 다른 부분으로 얼마나 빠르게 이동하는지 정확히 알아야 합니다. 문제는 오랫동안, 이 타이밍을 확인하려면 도시가 다 건설되고 도로(전선)가 포장될 때까지 기다려야 했다는 점입니다. 그때는 이미 늦었습니다. 설계를 처음부터 다시 시작하지 않고는 수정할 수 없기 때문에 엄청난 시간과 비용이 낭비됩니다.

이를 해결하기 위해 과학자들은 칩이 만들어지기 전에 타이밍을 예측하는 "수정구슬"—컴퓨터 프로그램—을 사용하려고 노력해 왔습니다. 그들은 보통 칩의 설계를 모든 브릭이 점이고 모든 전선이 선인 거대한 연결 지도, 즉 "그래프(graph)"로 취급합니다. 그들은 이 지도를 보고 타이밍을 추측하기 위해 스마트한 알고리즘을 사용합니다. 하지만 이 지도들은 너무 거대하고 엉켜 있어서, 알고리즘은 마치 모든 문장이 서로 다른 언어로 쓰여 있고 페이지가 뒤섞인 책을 읽는 것처럼 혼란에 빠집니다. 그들은 가장 중요한 장거리 연결을 파악하는 데 어려움을 겪습니다.

여기서 홍콩 과학기술대학교(HKUST)의 새로운 연구팀이 신선한 아이디어와 함께 등장합니다. 칩 설계를 엉킨 지도로 보는 대신, 그들은 그것을 하나의 '이야기'로 바꾸기로 했습니다. 그들은 이 새로운 도구를 RTL-Sequencer라고 부릅니다.

엉킨 매듭을 이야기로 바꾸기

논리 회로(칩의 작은 부분)를 복잡하게 꼬인 실타래라고 생각해 보세요. 전통적인 방식은 전체 실타래를 한꺼번에 연구하며 모든 가닥이 서로 어떻게 맞닿아 있는지 살핍니다. 이는 지저분하고 느리며 이해하기 어렵습니다. 이 논문의 저자들은 매듭을 팽팽하게 당겨서 실을 하나의 직선으로 펼치면, 신호가 시작점에서 끝점까지 어떻게 흐르는지 훨씬 더 쉽게 볼 수 있다는 사실을 깨달았습니다.

그들은 이 과정을 "선형화(linearizing)"라고 부릅니다. 그들은 칩의 3D 엉킨 논리를 1D 시퀀스(순서), 즉 명령 목록이나 차례대로 넘어가는 도미노 줄처럼 배열합니다. 이렇게 함으로써, 그들은 컴퓨터가 인간의 언어를 이해하거나 문장의 다음 단어를 예측하는 데 사용하는 것과 같은 강력한 "시퀀스 모델(sequence models)"을 사용하여 신호가 얼마나 빨리 이동할지 예측할 수 있습니다.

기존 방식이 막혔던 이유

이 논문은 기존의 "지도" 방식(그래프 신경망, GNN)이 몇 가지 큰 문제를 가지고 있다고 주장합니다. 첫째, 그들은 짧은 거리만 볼 수 있습니다. 만약 신호가 매우 깊은 논리 체인을 통과해야 한다면, 지도 방식은 중간에 흐릿해져서 끝에 도달할 때쯤에는 시작 부분을 잊어버립니다. 둘째, 계산량이 매우 많습니다. 칩이 커질수록 타이밍을 계산하는 데 걸리는 시간은 경기장에 있는 수많은 사람 사이의 가능한 모든 악수 횟수를 세는 것처럼 폭발적으로 증가합니다.

저자들은 이러한 방식들이 신호의 "방향"을 놓치고 있다고 제안합니다. 칩에서 전기는 한 방향(입력에서 출력으로)으로 흐르지만, 기존의 지도 방식은 종종 연결이 양방향으로 똑같이 갈 수 있는 것처럼 취급하여 예측을 흐리게 만듭니다.

RTL-Sequencer의 네 가지 마법 기술

이 "이야기 만들기" 접근 방식이 완벽하게 작동하도록, 연구팀은 단순히 브릭을 줄 세운 것이 아니라 이야기를 더욱 명확하게 만드는 네 가지 특별한 기술을 추가했습니다.

시퀀스 셔플링 (섞기): 학생에게 이야기를 가르친다고 상상해 보세요. 만약 항상 똑같은 순서로 이야기를 읽어준다면, 학생은 의미를 이해하는 대신 단어의 순서를 그냥 외워버릴 수도 있습니다. 연구진은 훈련 과정에서 설계의 각 단계 내에서 브릭의 순서를 무작위로 섞습니다. 이는 AI가 특정 순서를 단순히 암기하는 것이 아니라 실제 논리와 타이밍 규칙을 학습하도록 강제합니다. 이는 마치 노래를 다양한 키(key)로 연습하여 멜로디를 진정으로 익히는 것과 같습니다.
양방향 모델링 (거꾸로 읽기): 보통 우리는 이야기를 처음부터 끝까지 읽습니다. 하지만 때로는 문장을 이해하기 위해 다음에 무엇이 올지를 알아야 할 때가 있습니다. 연구팀은 이야기를 정방향과 역방향으로 동시에 읽는 시스템을 구축했습니다. 이는 AI가 줄의 끝에 있는 신호가 시작 부분에 어떤 영향을 미치는지 이해하도록 도와, 신호 여정의 전체 그림을 포착하게 합니다.
미분 가능한 모델링 (글로벌 vs 로컬 필터): 때로는 이웃과 너무 가까이 있으면 큰 그림을 놓칠 수 있습니다. 칩에서 신호는 근처의 브릭에 의해 영향을 받을 수 있지만, 진짜 타이밍은 그것이 지나온 긴 경로에 달려 있습니다. 연구팀은 로컬 노이즈(즉각적인 이웃)를 글로벌 신호(전체 경로)에서 빼는 "필터"를 만들었습니다. 이를 통해 AI가 주변의 세부 사항에 한눈팔지 않고, 신호의 길고 중요한 여정에 집중할 수 있도록 보장합니다.
하이브리드 아키텍처 (최고의 결합): "이야기" 방식은 긴 경로를 보는 데는 훌륭하지만, 브릭의 즉각적인 주변 환경을 보는 데는 때때로 약할 수 있습니다. 그래서 그들은 자신들의 이야기 기반 AI를 "지도" 기반 AI(그래프 신경망)와 결합하여 로컬 세부 사항을 처리하도록 했습니다. 이는 도시 전체의 역사를 아는 가이드(시퀀스)가 있으면서도, 길모퉁이의 맛있는 커피숍을 보여줄 수 있는 지역 지도(그래프)도 함께 가지고 있는 것과 같습니다.

결과: 더 빠르고 더 똑똑하게

연구팀이 RTL-Sequencer를 기존의 가장 뛰어난 도구들과 테스트했을 때, 결과는 인상적이었습니다. 시뮬레이션에서 그들의 새로운 방식은 "도착 시간(Arrival Time, 신호가 도착하는 시점)"을 단 **17.24%**의 오차율로 예측했으며, 이는 두 번째로 우수한 방법의 오차율인 **20.29%**보다 현저히 뛰어난 수치였습니다.

더 중요한 것은, 이 논문이 그들의 방식이 훨씬 더 잘 확장(scale)된다는 것을 보여준다는 점입니다. 기존의 "지도" 방식은 칩 설계가 거대해지면(수백만 개의 부품) 막히고 느려지지만, RTL-Sequencer는 속도를 일정하게 유지합니다. 이 방식은 복잡하고 깊은 설계도 압도당하지 않고 처리해내며, 엉킨 매듭을 곧은 이야기로 바꾸는 것이 승리하는 전략임을 입증했습니다.

저자들은 이 접근 방식이 훨씬 더 빠르고 정확한 칩 설계를 향한 문을 열어준다고 결론짓습니다. 프로세스 초기에 타이밍을 예측함으로써, 엔지니어들은 칩이 실제로 만들어지기 전에 문제를 수정할 수 있어 시간과 자원을 절약할 수 있습니다. 비록 이것은 시뮬레이션 기반 연구이지만, 결과는 "지도"에서 "이야기"로 전환하는 것이 컴퓨터의 두뇌를 설계하는 미래가 될 수 있음을 시사합니다.

기술 요약: RTL-Sequencer

문제 정의

RTL(Register-Transfer Level)에서의 정확한 타이밍 예측은 디지털 집적 회로 설계 자동화의 핵심적인 병목 구간입니다. 전통적인 방법론은 레이아웃 이후의 정적 타이밍 분석(STA)에 의존하는데, 이는 설계 초기 단계에서는 가용하지 않은 정확한 물리적 정보(예: 배선 길이)를 필요로 합니다. 이러한 지연은 타이밍 기반 최적화가 설계 주기의 후반부에 발생하게 만들어, 반복적인 설계 수정과 시장 출시 시간(time-to-market)의 증가를 초래합니다.

기계 학습(ML)이 초기 단계의 타이밍 예측에 적용되어 왔으나, 기존 방식들은 Boolean Operator Graph(BOG)로 표현되는 RTL 설계에 적용될 때 상당한 한계에 직면합니다. 이러한 설계는 종종 매우 깊고 거대한 규모의 로직 콘(logic cone)(노드 수 10,000개 초과, 깊이 100 이상)을 포함합니다. 현재의 그래프 기반 방식들은 다음과 같은 문제점을 겪습니다:

제한된 수용 영역(Receptive Fields): 그래프 신경망(GNN)은 네트워크 깊이에 의해 제한되므로, 깊은 콘 내의 장거리 타이밍 의존성을 포착하는 데 실패합니다.
과도한 평활화(Over-smoothing): 깊이를 늘리기 위해 레이어를 쌓으면 노드 임베딩이 균질화되는 현상이 발생합니다.
계산 복잡도: 그래프 트랜스포머(GT) 및 전파 기반 방식은 노드 수 또는 콘의 깊이에 대해 이차 복잡도(quadratic complexity)를 가지므로 확장성이 떨어집니다.
방향성 상실: 많은 그래프 모델이 관계를 무방향으로 취급하거나, 타이밍 분석에 필수적인 신호의 방향성을 명시적으로 보존하지 못합니다.

방법론: RTL-Sequencer

저자들은 RTL-Sequencer를 제안하며, 이는 그래프 기반 모델링에서 시퀀스 기반 패러다임으로의 전환을 의미합니다. 핵심 통찰은 로직 콘을 정렬된 노드 시퀀스로 선형화할 수 있으며, 이를 통해 글로벌 수용 영역과 선형 계산 복잡도를 제공하는 현대적인 선형 시퀀스 모델을 적용할 수 있다는 점입니다.

1. 기본 프레임워크

콘 추출(Cone Extraction): RTL 설계를 BOG로 변환합니다. 로직 콘은 엔드포인트 레지스터를 루트로 하는 전이적 팬인(transitive fan-in) 서브그래프로 추출됩니다.
선형화(Linearization): 역 너비 우선 탐색(Inverse Breadth-First Traversal, BFT)을 사용하여 각 콘을 노드 시퀀스로 변환합니다. 깊이 우선 탐색(DFS)과 달리, BFT는 신호 전파의 계층적 진행 과정을 보존합니다.
시퀀스 모델링(Sequence Modeling): 시퀀스는 "Sequencer" 모델(예: Mamba-2)에 의해 처리되어, 어텐션 메커니즘의 이차 복잡도를 피하면서 역사적 문맥(historical context)을 바탕으로 노드 표현을 업데이트합니다.

2. 시너지 기술

결정론적 BFT와 표준 시퀀스 모델의 최적성 미달 문제를 해결하기 위해 네 가지 특정 기술이 도입되었습니다.

시퀀스 셔플링(Sequence Shuffling): 모델이 고정된 노드 순서에 과적합되어 위상 정보(topological information)를 놓치는 것을 방지하기 위해, 훈련 중에 각 BFT 깊이 수준 내의 노드들을 무작위로 순열(permutation) 처리합니다(50% 확률). 이는 데이터 증강 역할을 하여, 논리적 의존성은 유지하면서 모델이 다양한 위상적 변형에 노출되도록 합니다. 추론 시에는 입/출력 차수(in/out-degree) 통계에 기반한 휴리스틱 결정론적 순서가 사용됩니다.
양방향 시퀀스 모델링(Bidirectional Sequence Modeling): 신호 전파의 양방향 특성을 포착하고 후기 노드가 초기 표현에 영향을 줄 수 있도록, 전방향 및 역방향 시퀀스 모델을 모두 채택합니다. 은닉 상태(hidden states)는 각 노드의 표현을 풍부하게 하기 위해 결합됩니다.
미분 가능한 시퀀스 모델링(Differentiable Sequence Modeling): 표준 BFT는 관련 없는 노드들을 동일한 깊이에 인접하게 배치하여, 시퀀스 모델이 국소적인 깊이별 구조를 과도하게 강조하게 만듭니다. 이를 해결하기 위해 "전역(global)" 임베딩에서 "깊이-국소(depth-local)" 임베딩(깊이별 서브시퀀스에 대한 별도 모델을 통해 계산됨)을 차감하는 미분 가능한 메커니즘이 도입되었습니다. 학습 가능한 계수( $\lambda$ )가 이 차감을 제어하여, 최종 표현이 국소적 깊이 아티팩트가 아닌 글로벌 타이밍 동작과 일치하도록 보장합니다.
하이브리드 그래프-시퀀스 아키텍처(Hybrid Graph-Sequence Architecture): 두 패러다임의 강점을 활용하기 위해, 시퀀스 파이프라인 내에 GNN(특히 GatedGCN)을 통합합니다. 시퀀스는 먼저 국소적 구조 의존성을 포착하기 위해 GNN에 의해 처리된 후, 장거리 의존성 모델링을 위해 다시 시퀀스로 변환됩니다. 모든 전이는 미분 가능하며, 이를 통해 엔드 투 엔드(end-to-end) 훈련이 가능합니다.

주요 기여

패러다임 전환: 그래프 기반 모델을 대체하여 글로벌 수용 영역과 선형 복잡도를 달야내는, RTL 타이밍 예측을 위한 최초의 시퀀스 기반 패러다임을 제안했습니다.
맞춤형 기술: 시퀀스 모델링의 한계를 극려하기 위해 설계된 네 가지 시너지 기술(셔플링, 양방향 모델링, 미분 가능 모델링, 하이브리드 아키텍처)을 제시했습니다.
경험적 검증: GNN, 그래프 트랜스포머, 전파 기반 방식 등 기존 SOTA 베이스라인들과 비교하여 우수한 성능을 입증하는 광범위한 실험을 수행했습니다.

실험 결과

본 프레임워크는 21개의 오픈 소스 RTL 설계(6K ~ 510K 게이트 범위)를 대상으로 5-fold 교차 검증을 통해 평가되었습니다. 그라운드 트루스(Ground truth)는 물리적 구현 후 Synopsys PrimeTime을 통해 확보되었습니다.

성능: RTL-Sequencer는 모든 지표(Arrival Time, WNS, TNS)에서 가장 낮은 평균 절대 백분율 오차(MAPE)와 가장 높은 상관계수를 달성했습니다.
- Arrival Time (AT): MAPE 17.24% (차순위인 CircuitFusion의 20.29% 대비), $R=0.92$ .
- Worst Negative Slack (WNS): MAPE 17.66% ( $R=0.91$ ).
- Total Negative Slack (TNS): MAPE 23.92% ( $R=0.88$ ).
확장성: GNN(깊은 콘에서 과도한 평활화 발생)이나 그래프 트랜스포머(이차 메모리 오버헤드 발생)와 달리, RTL-Sequencer는 노드 수 및 콘 깊이에 대해 선형 메모리 복잡도를 유지하여 매우 깊은 구조의 설계에서도 훈련이 가능합니다.
절제 연구(Ablation Studies): 제안된 네 가지 기술 중 하나라도 제거하면 성능 저하가 발생했습니다. 특히 시퀀스 셔플링이 가장 큰 이득을 제공하여, 구조적 데이터 증강의 중요성을 입증했습니다.

의의 및 주장

본 논문은 RTL-Sequencer가 등방적(isotropic) 그래프 표현에서 방향성 있는 시퀀스 모델링으로의 근본적인 변화를 나타낸다고 주장합니다. 로직 콘을 선형화함으로써, 이 프레임워크는 기존 그래프 기반 방식의 확장성 및 수용 영역 제한 문제를 성공적으로 해결했습니다. 실험 결과는 시퀀스 기반 프레임워크가 초기 단계의 타이밍 추정을 위한 강력한 대안이 될 수 있음을 시사하며, 레이아웃 단계 이전에 정확한 타이밍 예측을 가능하게 함으로써 설계 반복을 줄이고 시장 출시 시간을 단축할 수 있음을 보여줍니다. 본 연구는 물리적 STA를 대체하려는 것이 아니라, 초기 설계 최적화를 위한 매우 정확하고 확장 가능한 프록시(proxy)를 제공하는 것을 목표로 합니다.