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RTL-Sequencer: Towards Scalable RTL Timing Prediction with the Sequence-based Paradigm

L'article présente RTL-Sequencer, un nouveau paradigme basé sur les séquences qui surmonte les limites des méthodes existantes basées sur les graphes pour la prédiction du timing RTL en linéarisant les cônes de logique et en employant des modèles de séquence personnalisés afin de parvenir à une optimisation du timing en phase amont, à la fois évolutive et précise.

Auteurs originaux : Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

Publié 2026-07-20

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CC BY 4.0

Auteurs originaux : Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

Article original sous licence CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Ceci est une explication générée par l'IA de l'article ci-dessous. Elle n'a pas été rédigée ni approuvée par les auteurs. Pour une précision technique, consultez l'article original. Lire la clause de non-responsabilité complète

Imaginez que vous construisez une ville massive et complexe avec des briques LEGO. Vous voulez vous assurer que lorsque vous actionnez un interrupteur dans le sous-sol, les lumières du grenier s'allument instantanément, sans scintillement ni délai. Dans le monde des puces informatiques, c'est ce qu'on appelle le « timing » (le cadencement). Les ingénieurs doivent savoir exactement à quelle vitesse un signal voyage d'une partie de la puce à une autre. Le problème est que, pendant longtemps, ils ne pouvaient vérifier ce timing qu'après que la ville entière ait été construite et que les routes (les fils) aient été pavées. À ce moment-là, si les lumières étaient trop lentes, il était trop tard pour corriger la conception sans repartir de zéro, ce qui gaspille énormément de temps et d'argent.

Pour résoudre cela, des scientifiques ont tenté d'utiliser des « boules de cristal » — des programmes informatiques qui prédisent le timing avant que la puce ne soit construite. Ils traitent généralement la conception de la puce comme une immense carte de connexions, un « graphe », où chaque brique est un point et chaque fil est une ligne. Ils utilisent des algorithmes intelligents pour observer ces cartes et deviner le timing. Mais ces cartes deviennent si vastes et emmêlées que les algorithmes finissent par être confus, comme si l'on essayait de lire un livre où chaque phrase est écrite dans une langue différente et où les pages sont mélangées. Ils ont du mal à percevoir les connexions à longue distance qui sont pourtant les plus importantes.

C'est ici qu'une nouvelle équipe de chercheurs de l'Université des sciences et technologies de Hong Kong intervient avec une idée fraîche. Au lieu de regarder la conception de la puce comme une carte emmêlée, ils ont décidé de la transformer en une histoire. Ils appellent leur nouvel outil RTL-Sequencer.

Transformer un nœud emmêlé en une histoire

Considérez un circuit logique (une petite partie de la puce) comme un nœud de fil complexe. Les méthodes traditionnelles tentent d'étudier tout le nœud à la fois, en observant comment chaque brin touche tous les autres. C'est désordonné, lent et difficile à comprendre. Les auteurs de cet article ont réalisé que si l'on tend le nœud et que l'on déroule le fil en une seule ligne droite, il devient beaucoup plus facile de voir comment le signal circule du début jusqu'à la fin.

Ils appellent ce processus la « linéarisation ». Ils prennent la logique 3D et emmêlée de la puce et l'organisent en une séquence 1D, comme une liste d'instructions ou une file de dominos qui tombent les uns après les autres. Ce faisant, ils peuvent utiliser des « modèles de séquence » puissants — le même type de technologie qui aide les ordinateurs à comprendre le langage humain ou à prédire le mot suivant dans une phrase — pour prédire la vitesse à laquelle le signal voyagera.

Pourquoi l'ancienne méthode était bloquée

L'article soutient que les anciennes méthodes de « cartes » (les réseaux de neurones sur graphes ou GNN) présentent plusieurs problèmes majeurs. Premièrement, elles ne peuvent voir qu'à une courte distance. Si un signal doit traverser une chaîne logique très profonde, la méthode de la carte devient floue et oublie le début au moment où elle atteint la fin. Deuxièmement, elles sont très lourdes en calculs. À mesure que la puce grandit, le temps nécessaire pour calculer le timing augmente de façon explosive, comme si l'on essayait de compter chaque poignée de main possible dans un stade rempli de monde.

Les auteurs suggèrent que ces méthodes ignorent la « direction » du signal. Dans une puce, l'électricité circule dans un sens (de l'entrée vers la sortie), mais les anciennes méthodes de cartes traitent souvent les connexions comme si elles pouvaient aller dans les deux sens de manière égale, ce qui fausse la prédiction.

Les quatre tours de magie de RTL-Sequencer

Pour que leur approche de « narration » fonctionne parfaitement, l'équipe n'a pas seulement aligné les briques ; elle a ajouté quatre techniques spéciales pour rendre l'histoire plus claire :

Le mélange de séquences (Le brassage) : Imaginez que vous enseigniez à un élève à lire une histoire. Si vous lisez toujours l'histoire dans le même ordre exact, il pourrait simplement mémoriser l'ordre des mots plutôt que de comprendre le sens. Les chercheurs mélangent aléatoirement l'ordre des briques au sein de chaque niveau de la conception pendant l'entraînement. Cela force l'IA à apprendre la logique réelle et les règles de timing, et non pas seulement l'ordre spécifique qui lui a été donné. C'est comme pratiquer une chanson en la jouant dans différentes tonalités pour bien maîtriser la mélodie.
La modélisation bidirectionnelle (Lire à l'envers) : Habituellement, nous lisons une histoire du début à la fin. Mais parfois, pour comprendre une phrase, il faut savoir ce qui vient après. L'équipe a construit un système qui lit l'histoire vers l'avant et vers l'arrière en même temps. Cela aide l'IA à comprendre comment un signal à la fin de la ligne affecte le début, capturant ainsi l'image complète du voyage du signal.
La modélisation différentiable (Le filtre Global vs Local) : Parfois, être trop proche d'un voisin fait perdre de vue l'ensemble du tableau. Dans une puce, un signal peut être influencé par une brique voisine, mais le véritable timing dépend du long chemin qu'il a parcouru. L'équipe a créé un « filtre » qui soustrait le bruit local (les voisins immédiats) du signal global (le chemin entier). Cela garantit que l'IA se concentre sur le long voyage critique du signal plutôt que d'être distraite par les détails locaux.
L'architecture hybride (Le meilleur des deux mondes) : Bien que l'approche par « histoire » soit excellente pour les chemins longs, elle est parfois faible pour percevoir le voisinage immédiat d'une brique. Ainsi, ils ont combiné leur IA de narration avec une IA de « carte » (un réseau de neurones sur graphes) pour les détails locaux. C'est comme avoir un guide touristique qui connaît toute l'histoire de la ville (la séquence) mais qui possède aussi une carte locale pour vous montrer le meilleur café au coin de la rue (le graphe).

Les résultats : Plus rapide et plus intelligent

Lorsque l'équipe a testé RTL-Sequencer face aux meilleurs outils existants, les résultats ont été impressionnants. Dans leurs simulations, leur nouvelle méthode a prédit le « Temps d'arrivée » (Arrival Time) avec un taux d'erreur de seulement 17,24 %, ce qui est nettement meilleur que la deuxième meilleure méthode, qui présentait une erreur de 20,29 %.

Plus important encore, l'article montre que leur méthode passe beaucoup mieux à l'échelle. Alors que les anciennes méthodes de « cartes » s'essoufflent et ralentissent lorsque les conceptions de puces deviennent gigantesques (avec des millions de composants), RTL-Sequencer maintient sa vitesse constante. Elle gère des conceptions profondes et complexes sans être submergée, prouvant que transformer un nœud emmêlé en une histoire droite est une stratégie gagnante.

Les auteurs concluent que cette approche ouvre la voie à une conception de puces beaucoup plus rapide et précise. En prédisant le timing tôt dans le processus, les ingénieurs peuvent corriger les problèmes avant même que la puce ne soit construite, économisant ainsi du temps et des ressources. Bien qu'il s'agisse d'une étude basée sur des simulations, les résultats suggèrent que passer des « cartes » aux « histoires » pourrait être l'avenir de la conception des cerveaux de nos ordinateurs.

Résumé Technique : RTL-Sequencer

Problématique

La prédiction précise du timing au niveau du transfert de registres (RTL) est un goulot d'étranglement critique dans l'automatisation de la conception des circuits intégrés numériques. Les méthodologies traditionnelles reposent sur l'analyse de timing statique (STA) post-layout, qui nécessite des informations physiques précises (ex: longueurs de fils) indisponibles lors des phases de conception précoces. Ce retard force les optimisations pilotées par le timing à intervenir tardivement dans le cycle de conception, entraînant des itérations prolongées et un allongement du délai de mise sur le marché.

Bien que l'apprentissage automatique (ML) ait été appliqué à la prédiction de timing en phase amont, les approches existantes présentent des limitations significatives lorsqu'elles sont appliquées aux conceptions RTL, représentées sous forme de graphes d'opérateurs booléens (BOG). Ces conceptions impliquent souvent des cônes logiques profonds et de grande échelle (dépassant 10 000 nœuds avec des profondeurs > 100). Les méthodes basées sur les graphes actuelles sont confrontées à :

Champs récepteurs limités : Les réseaux de neurones sur graphes (GNN) sont contraints par la profondeur du réseau, échouant à capturer les dépendances temporelles à longue portée dans les cônes profonds.
Sur-lissage (Over-smoothing) : L'empilement de couches pour augmenter la profondeur conduit souvent à une homogénéisation des plongements (embeddings) de nœuds.
Complexité computationnelle : Les Transformers de graphes (GT) et les méthodes basées sur la propagation souffrent d'une complexité quadratique par rapport au nombre de nœuds ou à la profondeur du cône, ce qui entrave la scalabilité.
Perte de directionnalité : De nombreux modèles de graphes traitent les relations comme non orientées ou ne parviennent pas à préserver explicitement la directionnalité du signal, ce qui est crucial pour l'analyse de timing.

Méthodologie : RTL-Sequencer

Les auteurs proposent RTL-Sequencer, un nouveau cadre qui passe d'une modélisation basée sur les graphes à un paradigme basé sur les séquences. L'idée centrale est que les cônes logiques peuvent être linéarisés en séquences de nœuds ordonnées, permettant l'application de modèles de séquences linéaires modernes qui offrent des champs récepteurs globaux avec une complexité computationnelle linéaire.

1. Cadre de base

Extraction de cônes : La conception RTL est transformée en un BOG. Les cônes logiques sont extraits sous forme de sous-graphes de fan-in transitifs ancrés sur des registres de terminaison.
Linéarisation : Un parcours en largeur inversé (Inverse BFT) convertit chaque cône en une séquence de nœuds. Contra la différence avec le parcours en profondeur (DFS), le BFT préserve la progression hiérarchique de la propagation du signal.
Modélisation de séquence : La séquence est traitée par un modèle de "Sequencer" (ex: Mamba-2) pour mettre à jour les représentations de nœuds en fonction du contexte historique, évitant ainsi la complexité quadratique des mécanismes d'attention.

2. Techniques synergiques

Pour remédier à la sous-optimalité du BFT déterministe et des modèles de séquence standards, quatre techniques spécifiques sont introduites :

Brassage de séquences (Sequence Shuffling) : Pour éviter que le modèle ne fasse du surapprentissage sur un ordonnancement de nœuds fixe (ce qui rejette l'information topologique), les nœuds au sein de chaque niveau de profondeur BFT sont permutés aléatoirement pendant l'entraînement (probabilité de 50 %). Cela agit comme une augmentation de données, exposant le modèle à diverses variantes topologiques tout en préservant les dépendances logiques. Lors de l'inférence, un ordonnancement déterministe heuristique basé sur les statistiques de degré entrant/sortant est utilisé.
Modélisation de séquence bidirectionnelle : Pour capturer la nature bidirectionnelle de la propagation du signal et permettre aux nœuds ultérieurs d'influencer les représentations antérieures, le cadre emploie des modèles de séquence directs et inverses. Les états cachés sont agrégés pour enrichir la représentation de chaque nœud.
Modélisation de séquence différentiable : Le BFT standard place des nœuds non apparentés adjacents au même niveau de profondeur, ce qui pousse les modèles de séquence à trop accentuer les structures locales liées à la profondeur. Un mécanisme différentiable est introduit pour soustraire les plongements "locaux à la profondeur" (calculés via des modèles séparés sur des sous-séquences de profondeur spécifique) des plongements "globaux". Un coefficient apprenable ( $\lambda$ ) contrôle cette soustraction, garantissant que la représentation finale s'aligne sur le comportement de timing global plutôt que sur les artefacts de profondeur locale.
Architecture hybride Graphe-Séquence : Pour tirer parti des forces des deux paradigmes, le cadre intègre des GNN (spécifiquement GatedGCN) au sein du pipeline de séquence. La séquence est d'abord traitée par des GNN pour capturer les dépendances structurelles localisées, puis reconvertie en séquence pour la modélisation des dépendances à longue portée. Toutes les transitions sont différentiables, permettant un entraînement de bout en bout.

Contributions clés

Changement de paradigme : Première proposition d'un paradigme basé sur les séquences pour la prédiction de timing RTL, remplaçant les modèles basés sur les graphes pour obtenir des champs récepteurs globaux avec une complexité linéaire et une directionnalité explicite du signal.
Techniques personnalisées : Conception de quatre techniques synergiques (brassage, modélisation bidirectionnelle, modélisation différentiable et architecture hybride) spécifiquement adaptées pour surmonter les défis de la linéarisation des cônes logiques.
Validation empirique : Expérimentations approfondies démontrant une performance supérieure par rapport aux bases de référence de l'état de l'art (SOTA), incluant les GNN, les Graph Transformers et les méthodes de propagation.

Résultats expérimentaux

Le cadre a été évalué sur 21 conceptions RTL open-source (allant de 6K à 510K portes) via une validation croisée à 5 plis. La vérité terrain a été obtenue via Synopsys PrimeTime après implémentation physique.

Performance : RTL-Sequencer a atteint l'erreur absolue moyenne (MAPE) la plus faible et les scores de corrélation les plus élevés sur tous les indicateurs (Temps d'arrivée, Worst Negative Slack, Total Negative Slack).
- Temps d'arrivée (AT) : MAPE de 17,24 % (contre 20,29 % pour le second meilleur, CircuitFusion) et $R=0,92$ .
- Worst Negative Slack (WNS) : MAPE de 17,66 % ( $R=0,91$ ).
- Total Negative Slack (TNS) : MAPE de 23,92 % ( $R=0,88$ ).
Scalabilité : Contrairement aux GNN (qui souffrent de sur-lissage dans les cônes profonds) et aux Graph Transformers (qui présentent une surcharge mémoire quadratique), RTL-Sequencer maintient une complexité mémoire linéaire par rapport au nombre de nœuds et à la profondeur du cône, permettant l'entraînement sur des conceptions profondément structurées.
Études d'ablation : Le retrait de l'une des quatre techniques proposées entraînait une dégradation des performances. Le brassage de séquences a fourni le gain le plus significatif, soulignant l'importance de l'augmentation de données structurelles.

Signification et Revendications

L'article affirme que RTL-Sequencer représente un changement fondamental, passant des représentations de graphes isotropes à une modélisation de séquence directionnelle. En linéarisant les cônes logiques, le cadre répond avec succès aux limitations de scalabilité et de champ récepteur des méthodes graphiques existantes. Les résultats suggèrent que les cadres pilotés par les séquences constituent une alternative robuste pour l'estimation de timing précoce, permettant potentiellement de réduire les itérations de conception et d'accélérer la mise sur le marché en permettant des prédictions de timing précises avant l'étape du layout. Ce travail ne prétend pas remplacer la STA physique, mais plutôt fournir un proxy hautement précis et scalable pour l'optimisation précoce de la conception.