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RTL-Sequencer: Towards Scalable RTL Timing Prediction with the Sequence-based Paradigm

本文介绍了 RTL-Sequencer，这是一种基于序列的新型范式，它通过将逻辑锥线性化并采用定制的序列模型，克服了现有基于图的方法在 RTL 时序预测方面的局限性，从而实现了可扩展且准确的早期阶段时序优化。

原作者： Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

发布于 2026-07-20

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原作者： Ziyan Guo, Wenji Fang, Wenkai Li, Yuchao Wu, Shang Liu, Zhiyao Xie

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

想象一下，你正在用乐高积木搭建一座宏大而复杂的城市。你希望当你按下地下室的开关时，阁楼里的灯能瞬间亮起，没有任何闪烁或延迟。在计算机芯片的世界里，这被称为“时序”（timing）。工程师需要确切知道信号从芯片的一个部分传输到另一个部分的速度。问题在于，长期以来，他们只能在整个城市建成、道路（导线）铺设完毕后才能检查这种时序。到那时，如果灯光反应太慢，想要重新设计整个设计就太迟了，这会浪费大量的时间和金钱。

为了解决这个问题，科学家们一直试图使用“水晶球”——即在芯片制造之前预测时序的计算机程序。他们通常将芯片的设计视为一个巨大的连接图谱，一个“图”（graph），其中每一个积木是一个点，每一根导线是一条线。他们使用智能算法来观察这些地图并猜测时序。但这些地图变得如此庞大且纠缠不清，以至于算法会感到困惑，就像试图阅读一本每一句话都用不同语言编写、且页面被随机打乱的书籍。它们难以捕捉到那些至关重要的长距离连接。

这就是香港科技大学的一个新研究团队介入的地方，他们提出了一个全新的想法。他们没有将芯片设计看作一张纠缠的地图，而是决定将其变成一个故事。他们将这个新工具称为 RTL-Sequencer。

将纠缠的结转化为一个故事

把逻辑电路（芯片的一个小部分）想象成一个复杂的毛线团。传统方法试图同时研究整个毛线团，观察每一根线段如何与其它线段接触。这既混乱、缓慢又难以理解。本文作者意识到，如果把这个结拉紧，并将毛线平铺成一条直线，就会更容易看出信号是如何从起点流向终点的。

他们将这个过程称为“线性化”（linearizing）。他们将芯片中三维、纠缠的逻辑排列成一个一维序列，就像一份指令清单，或者一排接连倒下的多米诺骨牌。通过这样做，他们可以使用强大的“序列模型”——也就是那种能帮助计算机理解人类语言或预测句子中下一个词的技术——来预测信号传输的速度。

为什么旧的方法陷入了困境

论文指出，传统的“地图”方法（图神经网络，Graph Neural Networks）存在几个大问题。首先，它们的视野有限。如果一个信号必须经过一条非常深的逻辑链，地图方法会变得模糊，并在到达终点时已经忘记了起点。其次，它们的计算量巨大。随着芯片变得越来越大，计算时序所需的时间会呈爆炸式增长，就像试图统计一个体育场里所有可能的握手次数一样。

作者认为，这些方法忽略了信号的“方向”。在芯片中，电流是单向流动的（从输入到输出），但旧的地图方法通常将连接视为可以双向等同流动的，这模糊了预测结果。

RTL-Sequencer 的四个魔术技巧

为了让他们的“讲故事”方法完美运行，团队不仅排列了积木，还加入了四种特殊的技巧来让故事更加清晰：

序列洗牌（混合打乱）： 想象你正在教一个学生读故事。如果你总是按完全相同的顺序读故事，他们可能会仅仅记住单词的顺序，而不是理解其中的含义。研究人员在训练期间，会在设计的每个层级内随机打乱积木的顺序。这迫使 AI 去学习实际的逻辑和时序规则，而不是仅仅学习它们被给定的特定顺序。这就像通过变换不同的调性来练习一首歌，从而让你真正掌握旋律。
双向建模（反向阅读）： 通常，我们从头到尾阅读故事。但有时，为了理解一个句子，你需要知道它“之后”的内容。团队构建了一个能够同时正向和反向阅读故事的系统。这有助于 AI 理解线路末端的信号如何影响线路前端，从而捕捉到信号旅程的全貌。
可微建模（全局与局部过滤器）： 有时，过于关注邻居会让你错过大局。在芯片中，一个信号可能会受到附近积木的影响，但真正的时序取决于它所经过的长路径。团队创建了一个“过滤器”，从全局信号（整个路径）中减去局部噪声（直接相邻的节点）。这确保了 AI 专注于信号漫长而关键的旅程，而不是被局部细节分散注意力。
混合架构（两全其美）： 虽然“讲故事”的方法擅长处理长路径，但在观察积木的直接邻域方面有时较弱。因此，他们将这种“讲故事”的 AI 与一种“地图”AI（图神经网络）结合起来，用于处理局部细节。这就像拥有一个既了解整个城市历史（序列），又拥有一份局部地图来告诉你转角哪家咖啡馆最好喝（图）的导游。

结果：更快、更聪明

当团队测试 RTL-Sequencer 与现有的最佳工具时，结果令人印象深刻。在他们的模拟中，他们的新方法预测“到达时间”（信号何时到达）的误差率仅为 17.24%，这明显优于排名第二的方法（其误差率为 20.29%）。

更重要的是，论文表明该方法具有更好的扩展性。当芯片设计变得巨大（拥有数百万个部件）时，旧的“地图”方法会变得卡顿且缓慢，而 RTL-Sequencer 则能保持稳定的速度。它能够处理深层、复杂的逻辑设计而不会感到不堪重负，证明了将纠缠的结转化为一个直观的故事是一种获胜策略。

作者总结道，这种方法为更快、更准确的芯片设计打开了大门。通过在过程早期预测时序，工程师可以在芯片制造之前修复问题，从而节省时间和资源。虽然这是一个基于模拟的研究，但结果表明，从“地图”转向“故事”可能是我们设计计算机大脑的未来方式。

技术摘要：RTL-Sequencer

问题陈述

寄存器传输级（RTL）的准确时序预测是数字集成电路设计自动化中的一个关键瓶颈。传统方法依赖于布局后静态时序分析（STA），这需要物理信息（如连线长度），而这些信息在设计早期阶段是无法获得的。这种延迟导致时序驱动的优化被迫在设计周期的后期进行，从而延长了迭代周期并增加了产品上市时间。

虽然机器学习（ML）已被应用于早期阶段的时序预测，但现有方法在应用于 RTL 设计（以布尔算子图 BOG 表示）时面临显著局限。这些设计通常涉及深层、大规模的逻辑锥（节点数超过 10,000，深度大于 100）。目前的基于图的方法难以应对以下问题：

感受野受限： 图神经网络（GNN）受限于网络深度，无法捕捉深层逻辑锥中的长程时序依赖关系。
过度平滑： 通过堆叠层数来增加深度往往会导致节点嵌入趋于同质化。
计算复杂度高： 图 Transformer（GT）和基于传播的方法其复杂度相对于节点数量或逻辑锥深度呈二次方增长，阻碍了可扩展性。
丢失方向性： 许多图模型将关系视为无向关系，或者未能显式保留信号的方向性，而这对于时序分析至关重要。

方法论：RTL-Sequencer

作者提出了 RTL-Sequencer，这是一个全新的框架，它将建模范式从基于图转向了基于序列。其核心洞察在于逻辑锥可以被线性化为有序的节点序列，从而允许应用现代线性序列模型，这些模型能够提供全局感受野且具有线性计算复杂度。

1. 基本框架

逻辑锥提取： 将 RTL 设计转换为 BOG。逻辑锥作为以终点寄存器为根的传递扇入子图进行提取。
线性化： 通过逆广度优先遍历（BFT）将每个逻辑锥转换为节点序列。与深度优先遍历不同，BFT 保留了信号传播的层级演进过程。
序列建模： 序列由“Sequencer”模型（例如 Mamba-2）处理，该模型根据历史上下文更新节点表示，避免了注意力机制带来的二次方复杂度。

2. 协同技术

为了解决确定性 BFT 和标准序列模型可能带来的次优问题，本文引入了四种特定的协同技术：

序列打乱（Sequence Shuffling）： 为了防止模型过拟合于固定的节点顺序（这会丢弃拓扑信息），在训练期间，每个 BFT 深度层内的节点会被随机排列（概率为 50%）。这起到了数据增强的作用，使模型能够接触到多样化的拓扑变体，同时保留逻辑依赖关系。在推理阶段，则使用基于入度/出度统计的启发式确定性排序。
双向序列建模（Bidirectional Sequence Modeling）： 为了捕捉信号传播的双向特性，并允许后续节点影响前面的表示，该框架采用了前向和后向序列模型。通过聚合隐藏状态来丰富每个节点的表示。
可微序列建模（Differentiable Sequence Modeling）： 标准 BFT 会将同一深度内不相关的节点相邻放置，导致序列模型过度强调局部深度结构。为此，引入了一种可微机制，通过从“全局”嵌入中减去“深度局部”嵌入（通过在特定深度的子序列上运行单独的模型计算得出）来处理。一个可学习的系数 ( $\lambda$ ) 控制这种减法过程，确保最终表示符合全局时序行为而非局部深度伪影。
混合图-序列架构（Hybrid Graph-Sequence Architecture）： 为了结合两种范式的优势，该框架在序列流水线中集成了 GNN（具体为 GatedGCN）。序列首先通过 GNN 处理以捕捉局部结构依赖，然后转换回序列进行长程依赖建模。所有转换都是可微的，从而实现了端到端训练。

核心贡献

范式转变： 首次提出了用于 RTL 时序预测的基于序列的范式，取代了基于图的模型，从而实现了具有线性复杂度的全局感受野和显式的信号方向性。
定制化技术： 设计了四种协同技术（打乱、双向建模、可微建模和混合架构），专门用于克服线性化逻辑锥带来的挑战。
实证验证： 通过广泛的实验证明，该框架在性能上优于最先进的（SOTA）基准方法，包括 GNN、图 Transformer 和基于传播的方法。

实验结果

该框架在 21 个开源 RTL 设计（规模从 6K 到 510K 门）上进行了评估，采用 5 折交叉验证。真实值是通过物理实现后的 Synopsys PrimeTime 获取的。

性能表现： RTL-Sequencer 在所有指标（到达时间、最差负时序裕量、总负时序裕量）上均实现了最低的平均绝对百分比误差（MAPE）和最高的相关性得分。
- 到达时间 (AT)： MAPE 为 17.24%（对比表现次优的 CircuitFusion 为 20.29%）， $R=0.92$ 。
- 最差负时序裕量 (WNS)： MAPE 为 17.66% ( $R=0.91$ )。
- 总负时序裕量 (TNS)： MAPE 为 23.92% ( $R=0.88$ )。
可扩展性： 不同于 GNN（在深层逻辑锥中存在过度平滑问题）和图 Transformer（表现出二次方内存开销），RTL-Sequencer 保持了相对于节点数和逻辑锥的线性内存复杂度，使其能够对高度结构化的设计进行训练。
消融实验： 移除四种提出的技术中的任何一种都会导致性能下降。序列打乱提供了最显著的增益，凸显了结构化数据增强的重要性。

重要性与主张

本文声称 RTL-Sequencer 代表了从各向同性图表示向定向序列建模的根本转变。通过将逻辑锥线性化，该框架成功解决了现有基于图的方法在可扩展性和感受野方面的局限性。研究结果表明，序列驱动的框架是早期阶段时序估计的一种鲁棒替代方案，通过在布局阶段之前提供准确的时序预测，有望减少设计迭代并缩短产品上市时间。该工作并不声称要取代物理 STA，而是旨在为早期设计优化提供一个高精度、可扩展的代理工具。