Influence of Parallelism in Vector-Multiplication Units on Correlation Power Analysis

문제 정의
자원 제약이 있는 에지 디바이스에 신경망(NN)의 배포가 증가함에 따라 모델 기밀성에 대한 중대한 보안 위험이 발생하고 있습니다. 하드웨어 가속기는 병렬 처리를 통해 추론 성능을 향상시키기 위해 흔히 사용되지만, 이는 또한 부채널 분석(SCA)에 의해 악용되는 물리적 누설 특성을 변화시킵니다. 특히, 전통적으로 순차적 또는 고도로 병렬화되지 않은 구현을 대상으로 하는 상관 전력 분석(CPA) 공격은, 여러 뉴런이 동일한 입력을 동시에 처리하는 벡터 곱셈 유닛에 적용될 때 새로운 도전에 직면합니다. 기존 연구는 고도로 병렬화된 가속기에서 전역 전력 소비 또는 전자기(EM) 방출이 파라미터 추출에 불충분할 수 있음을 나타내지만, 병렬성의 정도가 CPA의 성공률을 어떻게 정량적으로 저하시키는지에 대한 공식적인 분석은 부족했습니다. 본 연구에서 다루는 핵심 문제는 완전 연결 계층(fully-connected layers)에서 가중치를 추출하기 위해 전역 전력 기반 CPA가 불가능해지는 병렬성의 임계값을 결정하는 것입니다.

방법론
저자들은 병렬성이 CPA 성공에 미치는 영향을 모델링하기 위해 이론적 및 실험적 접근 방식을 결합하여 사용합니다:

1. 이론적 모델링:

   • 전력 모델: 본 연구는 처리 요소(PE) 배열으로 구성된 벡터 곱셈 유닛의 총 전력 소비($P_{total}$)를 모델링합니다. 이는 상수 성분과 노이즈 성분이 최소화된 이상적인 시나리오를 가정하며, 데이터 의존적($P_{data}$) 성분과 연산 의존적($P_{op}$) 성분에 집중합니다.
   • 통계적 의존성: 병렬 구성 요소들이 종종 독립적인 데이터를 처리하는 암호 알고리즘과 달리, 본 연구는 NN 벡터 곱셈에서 모든 PE가 동일한 입력 값을 동시에 처리하지만 서로 다른 가중치를 갖는다는 점에 주목합니다. 이는 서로 다른 PE들의 전력 소비 사이에 통계적 의존성을 생성합니다.
   • 상관 분석: 저자들은 올바른 가중치 가설과 총 전력 소비 사이의 상관 계수($\rho$)를 병렬 PE의 수($n_{PE}$)에 대한 함수로서 기술하는 방정식을 도출합니다. 중간 결과에 대한 전력 트레이스를 시뮬레이션하기 위해 해밍 가중치(HW) 및 해밍 거리(HD) 모델을 활용합니다.
   • 신호 대 잡음비(SNR): 본 연구는 SNR과 CPA 성공 사이의 관계를 분석하여, 올바른 가설의 상관도가 잘못된 가설들의 상관도 아래로 떨어지는 경계 지점을 설정합니다.

2. 실험적 검증:

   • 하드웨어 구현: 벡터 곱셈 유닛을 Xilinx Artix-7 FPGA(NewAE Technology CW305 보드)에 구현하였습니다. 이 설계는 병렬 PE의 수를 1개에서 최대 64개까지 동적으로 조정할 수 있게 합니다.
   • 파라미터: 시스템은 8비트 양자화된 가중치와 입력을 사용하며, 중간 결과에는 32비트 레지스터를 사용합니다. 클록 사이클 간의 전력 소비 중첩을 방지하기 위해 FPGA는 1 MHz로 동작합니다.
   • 측정: 전력 소비는 션트 저항을 통해 측정 및 증폭되었으며, 625 MHz의 속도로 샘플링되었습니다. 공격은 특정 PE가 처리하는 가중치를 추출하는 것을 목표로 하며, 이때 다른 PE들은 서로 다른 가중치와 함께 병렬로 작동합니다.
   • 공격 전략: 저자들은 MAC(Multiply-and-Accumulate) 연산 시퀀스 내의 특정 시점($\tau$)을 대상으로 CPA를 테스트하며, 특히 첫 번째 곱셈($\tau=0$)과 후속 레지스터 스위칭($\tau=1, \tau=7$)을 타겟팅합니다.

주요 기여

1. 이론적 행동 기술: 본 논문은 병렬 데이터 처리가 전력 소비에 미치는 영향에 대한 이론적 설명을 제공하며, 특히 공유된 입력에 의해 도입되는 통계적 의존성을 강조합니다.
2. 병렬성 영향의 정량화: 저자들은 병렬 PE의 수가 증가함에 따라 올바른 가중치 가설에 대한 상관 계수가 지수적으로 감소함을 설명하는 방정식(특히 식 7 및 그 변형들)을 도출합니다.
3. 실행 가능성 경계: 본 연구는 CPA 실행 가능성에 대한 실질적인 경계를 설정합니다. 테스트된 구현에서 8개 이상의 PE가 병렬로 작동할 때 전역 전력 기반 CPA가 실패함을 확인하였으나, 이상적인 조건에서의 이론적 모델은 약 15개의 PE라는 약간 더 높은 임계값을 제시합니다.
4. 방정식의 검증: 상관 감소를 설명하는 도출된 방정식들은 실제 FPGA 측정값과 비교 검증되었으며, 시뮬레이션 데이터와 측정 데이터 사이의 밀접한 근사치를 보여주었습니다.

결과

• 상관 감소: 병렬 PE의 수가 증가함에 따라 올바른 가설에 대한 상관 계수는 지수적으로 감소합니다. 연구는 서로 다른 시점($\tau=0, 3, 7$)에 대한 구체적인 보간 함수를 제공합니다.
• 공격 실행 가능성 임계값:
  • 이론적: 올바른 가설의 상관도는 약 15개의 병렬 PE까지는 잘못된 가설들과 구별 가능합니다. 그 이후에는 SNR이 필요한 임계값(평균 약 0.045, 최악의 경우 0.1) 아래로 떨어집니다.
  • 실험적: FPGA에서의 실제 측정 결과, 단 8개의 병렬 PE만으로도 공격이 불가능해짐을 보여줍니다. 이 지점에서 SNR은 ~0.02 미만으로 떨어지며, 잘못된 가설들이 올바른 가설보다 더 높은 상관 계수를 나타내기 시작합니다.
• 시점 민재성: 후속 MAC 연산(예: $\tau=7$)을 타겟팅하는 것이 첫 번째 곱셈($\tau=0$)을 타겟팅하는 것보다 약간 더 높은 견고성을 제공하는데, 이는 중간 결과가 더 분리되기 때문입니다. 그러나 이러한 후속 시점에서도 실험적 설정에서는 8개 이상의 병렬 PE를 넘어서면 공격이 실패합니다.
• 입력 분포: 본 연구는 가중치의 통계적 분포(균등 분포 vs 정규 분포)가 CPA 성공률에 큰 영향을 미치지 않음을 확인합니다. 이는 공격이 특정 가중치 값이 아닌 입력의 통계적 의존성에 의존하기 때문입니다.

의의 및 주장
본 논문은 병렬 벡터 곱셈이 AI 가속기의 성공적인 부채널 공격에 어떻게 영향을 미치는지에 대한 최초의 상세한 분석을 제공한다고 주장합니다. 주요 의의는 NN 추출을 위한 전역 전력 분석의 한계를 정의하는 데 있습니다:

• 본 연구는 전역 전력 소비가 높은 병렬성을 가진 벡터 곱셈 유닛(테스트된 구성의 경우 구체적으로 $\ge 8$ PEs)으로부터 가중치를 추출하기에 불충분함을 입증합니다.
• 이러한 고도의 병렬 가속기를 위해서는 개별 PE의 누설을 격리할 수 있는 국부적 EM 측정이 필요함을 확립합니다(구체적으로, 특정 SNR 및 병렬성에 따라 4~15개의 PE를 분해할 수 있는 프로브가 필요함).
• 도출된 방정식들을 통해 설계자와 공격자는 모든 구성에 대해 전수적인 물리적 측정을 수행할 필요 없이, 특정 하드웨어 구현의 병렬도에 기반하여 CPA 공격의 실행 가능성을 추정할 수 있습니다.

저자들은 자신들의 결과가 특정 양자화된 구현과 이상적인 노이즈 가정에 기반하고 있음을 언급하며 신중한 태도를 유지하지만, 관찰된 경향성은 유사한 벡터 곱셈 아키텍처에도 적용될 것으로 기대됩니다. 저자들은 아키텍처 자체가 다른 수단에 의해 추출 가능하다고 가정하며, 본 연구의 기여는 병렬 환경에서 전력 분석을 통한 파라미터(가중치) 추출의 어려움에 엄격히 집중되어 있음을 명시합니다.