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SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes

이 논문은 생성형 언어 모델을 활용하여 합성 DRC 위반 데이터를 생성하고 도메인 적응형 시각-언어 모델을 미세 조정함으로써, 첨단 2nm 미만 반도체 노드에서의 국소 배치 및 배선 설계 규칙 위반 해결 성공률을 크게 향상시키는 자기 지도 학습 프레임워크인 SCALE을 제안한다.

원저자: Chia-Tung Ho, Haoyu Yang, Guanglei Zhou, Yoshi Nishi, Yaguang Li, Walker Turner, Cunxi Yu, Yiran Chen, Brucek Khailany

게시일 2026-07-27

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CC BY 4.0

원저자: Chia-Tung Ho, Haoyu Yang, Guanglei Zhou, Yoshi Nishi, Yaguang Li, Walker Turner, Cunxi Yu, Yiran Chen, Brucek Khailany

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신이 아주 작은 레고 브릭으로 초고층 빌딩을 만들려고 한다고 상상해 보세요. 그런데 설명서가 당신이 눈을 깜빡일 때마다 변하는 비밀 언어로 쓰여 있습니다. 이것이 바로 현대 칩 설계의 세계입니다. 엔지니어들은 손톱보다 작은 실리콘 칩 위에 수십억 개의 아주 작은 트랜지스터를 배치하기 위해 고군분투하고 있습니다. 칩이 점점 작아져서 단일 바이러스의 너비보다도 작은 "2nm 미만(sub-2nm)" 시대에 접어들면서, 브릭들이 서로 어떻게 맞닿고, 겹치고, 혹은 나란히 놓일 수 있는지에 대한 규칙은 믿기 힘들 정도로 복잡해집니다. "설계 규칙(design rules)"이라 불리는 이 규칙들은 마치 매우 엄격한 건축 법규와 같습니다. 만약 두 전선이 너무 가까우면 칩이 합선될 수 있고, 구멍이 너무 작으면 전기가 흐를 수 없습니다. 이러한 실수를 확인하는 것을 "디자인 룰 체크(DRC)"라고 하며, 이를 수정하는 것은 악몽과 같습니다. 컴퓨터가 실수를 발견하면, 대개는 그냥 그 지점을 가리키며 "틀렸음!"이라고 말할 뿐이며, 남은 부분을 망가뜨리지 않으면서 어떻게 고쳐야 할지는 인간 엔지니어가 추측하게 내버려 둡니다.

최 최근 과학자들은 이야기를 쓰거나 코드를 작성할 수 있는 것과 같은 종류의 AI인 "대규모 언어 모델(LLM)"을 사용하여 컴퓨터를 더 똑똑하게 가르치고 있습니다. 하지만 여기에는 함정이 있습니다. 이 AI들은 텍스트를 읽는 데는 뛰어나지만, 복잡한 기하학적 구조의 이미지를 이해하는 데는 형편없습니다. 만약 일반적인 AI에게 칩 레이아웃 사진을 보여준다면, 그 AI는 환각(hallucination) 현상을 일으켜 구멍의 개수를 잘못 세거나, 재앙을 초래할 수 있는 아주 작은 틈새를 놓칠 수도 있습니다. 핵심적인 질문은 이것이었습니다. "AI가 칩을 볼 수 있을 뿐만 아니라, 비밀스러운 건축 규칙을 이해하고 실수를 자동으로 수정하도록 가르칠 수 있을까?"

이것이 바로 연구진이 "SCALE"이라는 논문을 통해 해결하고자 했던 문제입니다. 그들은 AI에게 이 작은 칩들을 고치는 법을 가르치기 위해서는, 먼저 AI가 연습할 수 있는 거대한 "실수 라이브러리"를 만들어야 한다는 것을 깨달았습니다. 하지만 문제는 실제 칩들은 보통 완벽하다는 점(이미 검사가 끝났기 때문)입니다. 즉, AI에게 보여줄 '고장 난 칩'의 실제 사진이 거의 없다는 것입니다. 이를 우회하기 위해 팀은 영리한 2단계 시스템을 구축했습니다. 먼저, 컴퓨터가 고장 난 칩 레이아웃을 "상상"할 수 있는 창의적인 작가처럼 행동하도록 가르쳤습니다. 그들은 칩 부품에 대한 텍스트 설명을 입력값으로 주고 빈칸을 채우도록 요청하여, 규칙 위반이 발생할 수도 있는 수천 개의 새롭고 현실적인 칩 디자인을 만들어냈습니다. 그런 다음, 매우 엄격한 산업용 검사기를 사용하여 이 가상의 디자인들을 스캔하고 정확히 어디에서 규칙이 어긋났는지 라벨을 붙였습니다. 이를 통해 그들은 정답이 포함된 거대한 "고장 난 칩" 데이터셋을 확보했습니다.

이 새로운 라이브러리를 사용하여, 연구진은 특수한 "전문가" AI(시각-언어 모델)를 훈련시켰습니다. 이 AI는 칩 레이아웃을 보고 위반 사항을 찾아낸 뒤, 마치 선임 엔지니어처럼 왜 규칙을 어겼는지 설명합니다. 마지막으로, 이 전문가 AI를 표준 코딩 로봇에 연결했습니다. 로봇이 문제를 발견하면, 전문가 AI는 "이 전선을 왼쪽으로 2나노미터 옮기세요. 하지만 옆에 있는 다른 것과는 닿지 않게 주의하세요"라고 해결책을 속삭여 줍니다. 결과는 인상적이었습니다. 문제가 발생했던 100개의 실제 칩 디자인에 대해, 이 팀의 결합 모델은 코딩 로봇 단독일 때보다 12%에서 25% 더 많은 문제를 해결하며 최대 97%의 성공률에 도달했습니다.

논문은 시중에서 흔히 볼 수 있는 AI 모델(온라인에서 대화할 수 있는 것과 같은 모델)이 이 작업을 수행할 준비가 되었다는 생각에 명시적으로 반박합니다. 연구진은 특별한 훈련 없이는 이러한 모델들이 연결 지점의 개수를 잘못 세거나 간격 규칙을 오해하는 등 특징을 "환각"하여, 오히려 더 많은 오류를 만드는 수정안을 내놓는다는 것을 보여주었습니다. 또한 단순히 스크립트를 작성하여 이러한 실수들을 생성할 수 있다는 아이디어도 배제했습니다. 그들의 시뮬레이션에 따르면 단순한 스크립트는 실제 칩처럼 보이지 않는 지루하고 반복적인 패턴만을 만들어내는 반면, 그들의 자기 지도 학습 방식은 다양하고 현실적인 종류의 문제들을 만들어냈습니다.

저자들은 자신들의 연구 결과를 상당히 확신하고 있는데, 그 이유는 이 기술을 단순히 만들어진 시뮬레이션이 아니라 실제 2nm 미만 기술 노드의 실제 칩 디자인에 테스트했기 때문입니다. 그들은 최종 칩이 새로운 오류를 도입하지 않고 모든 엄격한 산업적 검사를 통과하는지를 확인하여 성공률을 측정했습니다. 그들은 이 방법이 향후 다른 까다로운 칩 설계 작업에도 사용될 수 있다고 제안하지만, 현재의 결과는 국부적인 레이아웃 오류를 수정하는 데 특화되어 있습니다. 그들은 텍스트 기반 AI(연습 데이터를 생성하기 위한)와 시각 기반 AI(이미지를 분석하기 위한)를 결과적으로 결합함으로써, 일반적인 AI와 칩 제조의 매우 구체적이고 비밀스러운 규칙 사이의 간극을 메울 수 있었으며, 이를 통해 이 미세한 초고층 빌딩들을 훨씬 더 빠르고 안정적으로 고칠 수 있음을 입증했습니다.

기술 요약: 첨단 노드에서의 로컬 P&R DRV 수정을 위한 SCALE

문제 정의

반도체 제조가 sub-2nm 노드로 진전함에 따라, 디자인 룰 체크(DRC) 및 디자인 룰 위반(DRV) 수정은 매우 중요한 병목 현상이 되었습니다. 복잡성은 주변 기하 구조, 다층 인클로저(multi-layer enclosure), 더블 패터닝 컬러 할당 등에 의존하는 수백 개의 조건부, 토폴로지 의존적 제약 조건(예: 조건부 인클로저, 컬러 의존 스페이싱, 이산 폭 양자화)에서 발생합니다. 상용 사인오프 체커는 이러한 위반을 탐지할 수는 있지만, 이를 수리할 수는 없습니다. 기존의 자동화된 수리 엔진은 수동으로 튜닝된 기하학적 템플릿에 의존하며, 이는 점점 더 복잡해지는 조건부 룰을 따라가지 못해 복잡한 위반을 해결하지 못하거나 연쇄적인 새로운 위반을 유발하는 경우가 많습니다.

대규모 언어 모델(LLM)이 EDA 스크립팅과 문서화에서 가능성을 보여주었지만, 시각적 레이아웃 이해에 대한 적용은 아직 미개척 분야입니다. 기성 시각-언어 모델(VLM)은 설계 룰을 로컬 레이아웃에 접지(grounding)시키지 못합니다. 즉, 기하학적 특징을 환각(hallucination)하여 잘못 인식하거나(예: 잘못된 via 개수), 시각적 패턴을 룰의 의미론(semantics)으로 매핑하는 데 필요한 특정 파운드리 지식이 부족합니다. 또한, 도메인 적응형 VLM을 학습시키는 데는 두 가지 장벽이 존재합니다.

데이터 희소성: 실제 레이아웃은 대부분 DRC가 깨끗한 상태이며, 실제 위반은 좁은 규칙 서브셋에 치우쳐 있습니다.
도메인 격차: 파운드리 특유의 룰은 기밀이며, 일반 목적의 VLM은 자연계의 이미지로 사전 학습되었기에 나노미터 단위의 VLSI 기하 구조를 접해본 적이 없습니다.

방법론: SCALE 프레임워크

저자들은 일반적인 VLM과 첨단 노드 DRC 추론 사이의 간극을 메우기 위해 설계된 2단계 프레임워크인 SCALE(Self-Supervised Constraint-Aware Layout GEneration)을 제안합니다.

1단계: 자기 지도 학습 기반 레이아웃 생성 및 VLM 학습

이 단계는 데이터 희소성과 도메인 격차를 해결하기 위해, 수동 라벨링 없이 실제 설계로부터 다양한 DRC 주석이 달린 레이아웃-위반 쌍을 생성합니다.

자기 회귀적 레이아웃 생성 (Autoregressive Layout Generation):
- 표현 방식: 다층 레이아웃 기하 구조를 구조화된 텍스트로 직렬화합니다. 사각형은 절대 좌표와 함께 방향성 에지 워크(예: →width, ↓height)로 인코딩됩니다. 이 표현 방식은 레이어 헤더(예: [M1]), 완전한 폴리곤([Poly]), 그리고 컨텍스트 역할만 수행하기 위해 크롭 윈도우에 의해 클리핑된 경계 폴리곤([BPoly])을 사용합니다.
- 학습: 자기 지도 학습을 통해 주변의 BEOL 컨텍스트만을 사용하여 무작위로 마스킹된 폴리곤을 재구성하도록 자기 회귀 모델을 학습시키며, 이때 위반 라벨은 사용하지 않습니다.
- 추론: 자연어 제약 조건(예: "더 많은 tip-to-tip Mx 형상을 생성하라")과 고온 샘플링(high-temperature sampling)을 통해 생성 과정을 위반이 발생하기 쉬운 구성으로 유도합니다.
- 주석 달기: 생성된 레이아웃은 물리적 폴리곤으로 디코딩되어 원래 설계에 삽로되며, 산업용 사인오프 DRC 체커를 통해 룰 라벨이 지정된 DRC 주석 쌍이 생성됩니다.
VLM 지도 미세 조정 (VLM Supervised Fine-Tuning, SFT):
- 도메인 적응형 DRC-VLM(Qwen3-VL-8B 기반)을 생성된 코퍼스에 대해 미세 조정합니다.
- 다중 모달 지도 학습: 학습 데이터에는 두 가지 작업이 포함됩니다.
  - DRC 분석: 모델은 레이아웃 이미지와 DRC 리포트를 전달받아 특징을 식별하고, 치수를 측정하며, 위반된 룰을 결론짓는 추론 트레이스(reasoning trace)를 생성합니다.
  - 설명: 모델은 구조화된 JSON 출력을 통해 기하학적 특징(via 개수, 바운딩 박스 등)을 인지하고 계수하는 법을 배웁니다.
- 모달리티 선택: 텍스트 기반 생성은 제어 가능한 레이아웃 증강에 우수하지만, 공간적 DRC 분석(로컬라이제이션)을 위해서는 시각적 입력이 대체 불가능하다는 점에 주목합니다. 텍스트 표현은 공간적 컨텍스트를 평면화하기 때문입니다.

2단계: DRC-VLM 가이드 기반 로컬 P&R DRV 수정

이 단계에서는 미세 조정된 DRC-VLM이 최첨단(SOTA) AI 코딩 에이전트의 전문가 진단 프런트엔드 역할을 수행합니다.

워크플로우: 에이전트는 로컬 레이아웃 이미지, DRC 에러 리포트, 그리고 룰 설명을 전달받습니다. DRC-VLM은 위반을 분석하여 근본 원인 식별, 특정 폴리곤 좌표, 그리고 연결성 영향을 예측한 예상 수정 동작의 순위 목록이 포함된 구조화된 출력을 제공합니다.
에이전트 실행: 코딩 에이전트(예: Claude Code 또는 Codex)는 로컬 GDS 파일을 직접 편집합니다. 에이전트는 내부 폴리곤을 이동, 크기 조정, 추가 또는 제거할 수 있지만, 연결성을 보존하기 위해 경계 폴리곤은 확장만 가능합니다.
피드백 루프: 매 편집 후 DRC 및 LVS 체커를 호출하여 룰 준수 여부와 회로 연결성을 검증하며, "체커 인 더 루프(checker-in-the-loop)" 수리 사이클을 형성합니다.

주요 기여

자기 지도 학습 기반, 제약 조건 인지 DRV 데이터 생성: SCALE은 실제 설계로부터 다양한 DRC 주석 레이아웃-위반 쌍을 대규모로 생성하기 위해, 마스킹된 폴리곤을 BEOL 컨텍스트로부터 재구성하는 파이프라인을 도입하여 수동 위반 생성이나 하드코딩된 라우팅 룰의 필요성을 우회합니다.
제약 조건 인지 데이터 큐레이션 및 도메인 적응형 DRV 수정: 본 프레임워크는 레이아웃 설명, 위반 라벨, 추론 트레이스를 포함하는 다중 카테고리 감독을 큐레이션하여 DRC-VLM을 미세 조정합니다. 이 모델은 SOTA 코딩 에이전트에게 동적이고 룰 기반의 가이드를 제공하여, 가이드가 없는 에이전트보다 더 효과적으로 로컬 P&R DRV를 수정할 수 있게 합니다.
Sub-2nm에서의 실증적 검증: 이 접근 방식은 100개의 실제 sub-2nm 로컬 P&R 수정 시나리오에서 검증되었습니다. DRC-VLM 가이드는 SOTA 에이전트의 해결률을 +12~25% 향상시켰으며, 인클로저, 폭, 스페이싱, 컬러-스페이싱 및 면적 위반에 대해 최대 **97%**의 성공률을 달 기록했습니다.

실험 결과

데이터 생성 품질: 제안된 자기 회귀 생성 방식은 이산 확산(D3PM) 및 스크립트 기반 베이스라인과 비교하여 가장 높은 레이아웃 엔트로피( $H=5.07$ )와 가장 많은 고유 토폴로지(289개)를 달성했습니다. 이는 가장 광범위한 검증된 디자인 룰(VIA 29종 및 Metal 룰 34종)을 트리거했습니다.
VLM 탐지 성능: 200개의 샘플로 구성된 테스트 세트에서, 제안된 DRC-VLM은 pass@5 결합 F1 점수 **44.2%**를 달성하여, 베이스 모델 대비 24.8포인트 상승했으며 Gemini-3-Pro(32.8%)와 같은 상용 베이스라인을 유의미하게 능가했습니다. 주요 개선 사항은 일반적인 VLM이 어려워하는 로컬라이제이션 정확도였습니다.
DRV 수정 성능:
- Claude Code: 해결률이 63.0%에서 **88.0%**로 증가했습니다.
- Codex: 해결률이 85.0%에서 **97.0%**로 증가했습니다.
- 효율성: DRC-VLM 가이드는 Claude Code의 평균 토큰 비용을 24.5%, Codex의 경우 2.2% 감소시켰으며, 이는 에이전트가 룰을 인지한 분석을 사전에 전달받았을 때 탐색적 반복 횟수가 줄어들었음을 나타냅니다.
- 실패 분석: 해결되지 않은 사례들은 "Color Spacing" 위반에 집중되었는데, 이는 타이트한 상호작용이 로컬 범위를 벗어난 넷 레벨(net-level) 재라우팅을 요구하는 연쇄 위반의 위험을 내포하고 있기 때문입니다.

의의 및 주장

본 논문은 SCALE이 일반 목적의 VLM과 독점적인 디자인 룰 사이의 간극을 확장 가능한 데이터 중심 도메인 적응을 통해 성공적으로 메웠음을 주장합니다. 룰별 엔지니어링이나 수동 데이터 큐레이션의 필요성을 제거함으로써, 본 프레임워크는 첨단 노드의 복잡하고 조건적인 룰에 적응할 수 있는 자동화된 로컬 P&R DRV 수정을 가능하게 합니다. 저자들은 이를 sub-2nm 노드에서의 디자인 클로저(design closure) 병목 현상에 대한 솔루션으로 제시하며, 자기 지도 학습 기반 생성이 실제 위반이 희소한 환경에서도 고충실도 훈련 데이터를 생성할 수 있음을 입증했습니다.

향ere 향후 연구로는 본 프레임워크를 다단계 DRV 수정 및 넷 레벨 재라우팅으로 확장하는 것과, 데이터 희소성 및 독점적 룰 문제를 겪고 있는 다른 기하 구조 집약적 EDA 작업에 자기 지도 생성-미세 조정 패러다임을 적응시키는 것이 포함됩니다.