SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes
该论文提出了 SCALE，这是一个利用生成式语言模型创建合成 DRC 违规数据并微调领域自适应视觉语言模型的自监督框架，从而显著提高了先进的 2nm 以下半导体节点下局部布线设计规则违规修复的成功率。
原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。 阅读完整免责声明
想象一下，你正试图用微型乐高积木搭建一座摩天大楼，但说明书是用一种每当你眨一下眼就会改变的秘密语言编写的。这就是现代芯片设计的世界：工程师们正试图将数十亿个微小的晶体管挤进一个比指甲盖还要小的硅片中。随着这些芯片变得越来越小——进入了比单个病毒宽度还要小的“亚2纳米”时代——关于这些积木如何接触、重叠或并排摆放的规则变得极其复杂。这些规则被称为“设计规则”（design rules），就像一套极其严格的建筑规范：如果两条导线靠得太近，芯片可能会短路；如果一个孔太小，电流就无法流动。检查这些错误的过程被称为“设计规则检查”（DRC），而修复它们简直是一场噩梦。如果计算机发现了一个错误，它通常只会指着它说：“错了！”，然后留下人类工程师去猜测如何在不破坏附近其他部件的情况下进行修复。
最近，科学家们一直在尝试利用“大语言模型”（LLMs）来让计算机变得更聪明——这类 AI 正是那些可以写故事或编写代码的 AI。但问题在于：这些 AI 擅长阅读文本，却极不擅长理解复杂的几何图形。如果你向标准的 AI 展示一张芯片布局图，它可能会产生“幻觉”（编造事实），比如数错孔的数量，或者漏掉一个会导致灾难性的微小间隙。核心问题在于：我们能否教会一个 AI 不仅能“看到”芯片，还能理解那套秘密的建筑规范，并自动修复错误？
这正是开发“SCALE”研究论文背后的研究人员试图解决的问题。他们意识到，要教会 AI 如何修复这些微小的芯片，首先需要创建一个庞大的“错误库”供其练习。但问题在于：真实的芯片通常是完美的（因为它们已经过检查），所以几乎没有显示“损坏芯片”的真实图像可以展示给 AI 看。为了解决这个问题，团队构建了一个巧妙的两步系统。首先，他们教计算机扮演一名能够“想象”出损坏芯片布局的创意作家。他们向计算机输入芯片部件的文本描述，并要求它“填空”，从而创造出成千上作种全新的、看起来非常真实的、可能存在违规行为的芯片设计。然后，他们使用一个极其严格的工业级检查器来扫描这些虚构的设计，并精确标记出哪里违反了规则。这为他们提供了一个巨大的“损坏芯片”数据集，并且包含了正确答案。
利用这个全新的库，他们训练了一个特殊的“专家级”AI（一种视觉-语言模型），让它观察芯片布局，识别出违规之处，并像资深工程师一样解释为什么违反了规则。最后，他们将这个专家级 AI 与一个标准的编码机器人连接起来。当机器人发现问题时，专家级 AI 会在旁边低声提示解决方案：“嘿，把这根导线向左移动两纳米，但不要碰到那个邻居。”结果令人印象深刻。在处理 100 个出现问题的真实世界芯片设计时，这个组合方案比编码机器人单独解决的问题多出了 12% 到 25%，成功率高达 97%。
该论文明确反对认为“现成的 AI 模型”（比如你在网上聊天的那些模型）已经准备好胜任这项工作的观点。他们展示了如果没有经过专门训练，这些模型经常会产生“幻觉”，例如数错连接点的数量，或者误解间距规则，从而导致修复方案反而制造了更多的错误。他们还排除了仅仅通过编写脚本来生成这些错误的设想；他们的模拟实验表明，简单的脚本生成的模式单调且重复，看起来不像真实的芯片，而他们的自监督方法则创造了多样化、真实感强的各种问题。
作者对他们的发现非常有信心，因为他们是在真实的、来自亚 2 纳米技术节点的实际芯片设计上进行了测试，而不仅仅是在虚构的模拟环境中。他们通过观察最终芯片是否能在通过所有严格的工业检查且不引入新错误的情况下，来衡量成功率。虽然他们暗示这种方法未来可以用于其他棘手的芯片设计任务，但目前的结果是针对修复局部布局错误这一特定任务的。他们发现，通过将基于文本的 AI（用于生成练习数据）与基于视觉的 AI（用于分析图像）相结合，他们能够弥合通用 AI 与高度专业化、带有“秘密规则”的芯片制造工艺之间的鸿沟，使修复这些微型摩天大楼的过程变得更快、更可靠。
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