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SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes

O artigo propõe o SCALE, um framework autossupervisionado que aproveita um modelo de linguagem generativo para criar dados sintéticos de violação de DRC e realizar o ajuste fino de um modelo de visão-linguagem adaptado ao domínio, melhorando significativamente a taxa de sucesso da correção local de violações de regras de design em nós semicondutores avançados abaixo de 2nm.

Autores originais: Chia-Tung Ho, Haoyu Yang, Guanglei Zhou, Yoshi Nishi, Yaguang Li, Walker Turner, Cunxi Yu, Yiran Chen, Brucek Khailany

Publicado 2026-07-27

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CC BY 4.0

Autores originais: Chia-Tung Ho, Haoyu Yang, Guanglei Zhou, Yoshi Nishi, Yaguang Li, Walker Turner, Cunxi Yu, Yiran Chen, Brucek Khailany

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você está tentando construir um arranha-céu usando peças de Lego microscópicas, mas as instruções estão escritas em uma linguagem secreta que muda toda vez que você pisca. Este é o mundo do design de chips modernos, onde engenheiros tentam encaixar bilhões de transistores minúsculos em um chip de silício menor que uma unha. À medida que esses chips diminuem — entrando na era "sub-2nm", que é menor que a largura de um único vírus — as regras de como as peças podem se tocar, se sobrepor ou sentar uma ao lado da outra tornam-se incrivelmente complicadas. Essas regras, chamadas de "regras de design" (design rules), são como um código de obras hiperestrito: se dois fios estiverem muito próximos, o chip pode entrar em curto-circuito; se um buraco for pequeno demais, a eletricidade não consegue fluir. Verificar esses erros é chamado de "Verificação de Regras de Design" (DRC), e corrigi-los é um pesadelo. Se um computador encontra um erro, ele geralmente apenas aponta para ele e diz: "Errado!", deixando os engenheiros humanos para adivinhar como consertar sem quebrar algo próximo.

Recentemente, cientistas têm ensinado computadores a serem mais espertos usando "Modelos de Linguagem de Grande Escala" (LLMs) — o mesmo tipo de IA que pode escrever histórias ou códigos. Mas há um detalhe: essas IAs são ótimas em ler texto, mas terríveis em entender imagens de geometrias complexas. Se você mostrar a uma IA padrão uma imagem de um layout de chip, ela pode alucinar (inventar coisas), contando o número errado de buracos ou perdendo um pequeno espaço que causa um desastre. A grande questão era: Podemos ensinar uma IA não apenas a ver o chip, mas também a entender o código de construção secreto e corrigir os erros automaticamente?

É exatamente isso que os pesquisadores por trás do artigo "SCALE" se propuseram a resolver. Eles perceberam que, para ensinar uma IA a consertar esses chips minúsculos, primeiro precisariam criar uma biblioteca massiva de "erros" para praticar. Mas aqui está o problema: chips reais geralmente são perfeitos (já foram verificados), então quase não existem imagens reais de chips quebrados para mostrar à IA. Para contornar isso, a equipe construiu um sistema inteligente de duas etapas. Primeiro, eles ensinaram um computador a agir como um escritor criativo que pode "imaginar" layouts de chips quebrados. Eles alimentaram o sistema com descrições textuais de partes do chip e pediram que ele preenchesse as lacunas, criando milhares de novos designs de chips com aparência realista que poderiam ter violações. Em seguida, usaram um verificador industrial superestrito para escanear esses designs imaginários e rotular exatamente onde as regras foram quebradas. Isso lhes deu um enorme conjunto de dados de "chips quebrados" com as respostas corretas.

Usando essa nova biblioteca, eles treinaram uma IA "especialista" (um Modelo de Linguagem e Visão) para olhar para o layout de um chip, detectar a violação e explicar por que ela quebrou as regras, exatamente como um engenheiro sênior faria. Finalmente, eles conectaram essa IA especialista a um robô de codificação padrão. Quando o robeto encontrava um problema, a IA especialista sussurrava a solução: "Ei, mova este fio dois nanômetros para a esquerda, mas não toque naquele vizinho". Os resultados foram impressionantes. Em 100 designs de chips reais que estavam apresentando problemas, essa parceria resolveu entre 12% e 25% mais problemas do que os robôs de codificação conseguiriam resolver sozinhos, atingindo uma taxa de sucesso de até 97%.

O artigo argumenta explicitamente contra a ideia de que modelos de IA prontos para uso (como os que você pode conversar online) estão prontos para esse trabalho. Eles mostraram que, sem treinamento especial, esses modelos frequentemente "alucinam" características, como contar o número errado de pontos de conexão ou entender mal as regras de espaçamento, levando a correções que criam ainda mais erros. Eles também descartaram a ideia de que se possa simplesmente escrever um script para gerar esses erros; suas simulações mostraram que scripts simples produzem padrões entediantes e repetitivos que não se parecem com chips reais, enquanto seu método de autoaprendizado criou uma variedade diversa e realista de problemas.

Os autores estão bastante confiantes em suas descobertas porque testaram isso em designs de chips reais e mundanos de um nó tecnológico sub-2nm, não apenas em simulações inventadas. Eles mediram a taxa de sucesso observando se o chip final passava em todas as rigorosas verificações industriais sem introduzir novos erros. Embora sugiram que este método possa ser usado para outras tarefas complexas de design de chips no futuro, seus resultados atuais são específicos para a correção de erros de layout local. Eles descobriram que, ao combinar uma IA baseada em texto (para gerar os dados de prática) com uma IA baseada em visão (para analisar as imagens), puderam preencher a lacuna entre a IA geral e as regras altamente específicas e secretas da fabricação de chips, tornando o processo de conserto desses arranha-céus microscópicos muito mais rápido e confiável.

Resumo Técnico: SCALE para Correção de DRV de P&R Local em Nós Avançados

Declaração do Problema

À medida que a fabricação de semicondutores avança para nós sub-2nm, a Verificação de Regras de Design (DRC) e a correção de Violações de Regras de Design (DRV) tornaram-se gargalos críticos. A complexidade surge de centenas de restrições condicionais e dependentes de topologia (ex: enclave condicional, espaçamento dependente de cor, quantização discreta de largura) que dependem de geometrias vizinhas, enclave de múltiplas camadas e atribuições de cores de dupla padronização. Embora os verificadores de sign-off comerciais possam detectar essas violações, eles não conseguem repará-las. Os motores de reparo automatizados existentes dependem de templates geométricos ajustados manualmente, que não conseguem acompanhar o ritmo das regras cada vez mais condicionais, frequentemente deixando violações complexas sem tratamento ou introduzindo novas violações em cascata.

Embora os Grandes Modelos de Linguagem (LLMs) tenham mostrado promessa em scripting e documentação de EDA, sua aplicação à compreensão visual de layout permanece inexplorada. Modelos de Visão-Linguagem (VLMs) prontos para uso falham em fundamentar as regras de design em layouts locais; eles alucinam características geométricas (ex: contagem incorreta de vias) e carecem do conhecimento específico de fundição necessário para mapear padrões visuais para semântica de regras. Além disso, o treinamento de um VLM adaptado ao domínio é dificultado por duas barreiras:

Escassez de Dados: Layouts de produção são predominantemente limpos de DRC, e as violações reais tendem a subconjuntos estreitos de regras.
Lacuna de Domínio: As regras específicas de fundição são confidenciais, e os VLMs de propósito geral pré-treinados em imagens do mundo natural nunca encontraram geometria VLSI em escala nanométrica.

Metodologia: O Framework SCALE

Os autores propõem o SCALE (Self-Supervised Constraint-Aware Layout GEneration), um framework de duas fases projetado para preencher a lacuna entre VLMs gerais e o raciocínio de DRC em nós avançados.

Fase I: Geração de Layout Autossupervisionada e Treinamento de VLM

Esta fase aborda a escassez de dados e a lacuna de domínio através da geração de pares de layout–violação diversificados e anotados com DRC a partir de designs reais, sem rotulagem manual.

Geração de Layout Autoregressiva:
- Representação: A geometria de layout de múltiplas camadas é serializada em texto estruturado. Retângulos são codificados como caminhadas de arestas direcionais (ex: →largura, ↓altura) com coordenadas absolutas. A representação utiliza cabeçalhos de camada (ex: [M1]), polígonos completos ([Poly]) e polígonos de contorno ([BPoly]) recortados pela janela de corte para servir apenas como contexto.
- Treinamento: Um modelo autoregressivo é treinado via aprendizado autossupervisionado para reconstruir polígonos mascarados aleatoriamente a partir do contexto de Back-End-Of-Line (BEOL) circundante, sem rótulos de violação.
- Inferência: Restrições em linguagem natural (ex: "gerar mais formas Mx tip-to-tip") e amostragem de alta temperatura direcionam a geração para configurações propensas a violações.
- Anotação: Os layouts gerados são decodificados em polígonos físicos, inseridos no design original e verificados por um verificador de DRC de nível industrial para produzir pares de DRC anotados com rótulos de regra.
Ajuste Fino Supervisionado (SFT) do VLM:
- Um DRC-VLM adaptado ao domínio (baseado em Qwen3-VL-8B) é ajustado finamente no corpus gerado.
- Supervisão Multimodal: Os dados de treinamento incluem duas tarefas:
  - Análise de DRC: O modelo recebe uma imagem de layout e um relatório de DRC para gerar um traço de raciocínio identificando características, medindo dimensões e concluindo a regra violada.
  - Descrição: O modelo aprende a perceber e contar características geométricas (via contagem, caixas delimitadoras) através de saída JSON estruturada.
- Escolha de Modalidade: Os autores observam que, embora a geração baseada em texto seja superior para a aumentação de layout controlável, a entrada visual é insubstituível para a análise de DRC espacial (localização), pois as representações de texto achatam o contexto espacial.

Fase II: Correção de P&R DRV Local Guiada por DRC-VLM

Nesta fase, o DRC-VLM ajustado atua como um front-end de diagnóstico especialista para um agente de codificação de última geração (SOTA).

Fluxo de Trabalho: O agente recebe a imagem do layout local, o relatório de erro de DRC e a descrição da regra. O DRC-VLM analisa a violação, fornecendo uma saída estruturada que inclui identificação da causa raiz, coordenadas específicas de polígonos e uma lista ranqueada de potenciais ações de correção com impacto de conectividade previsto.
Execução do Agente: O agente de codificação (ex: Claude Code ou Codex) edita diretamente o arquivo GDS local. Ele pode mover, redimensionar, adicionar ou remover polígonos internos, mas polígonos de contorno podem ser apenas estendidos para preservar a conectividade.
Loop de Feedback: Verificadores de DRC e LVS são invocados após cada edição para verificar a legalidade da regra e a conectividade do circuito, formando um ciclo de reparo "checker-in-the-loop".

Principais Contribuições

Geração de Dados de DRV Condicionados a Regras e Autossupervisionados: O SCALE introduz um pipeline que reconstrói polígonos mascarados a partir do contexto BEOL para gerar pares de layout–violação diversificados e anotados com DRC em escala a partir de designs reais, evitando a necessidade de criação manual de violações ou regras de roteamento codificadas.
Curadoria de Dados Consciente de Restrições e Correção de DRV Adaptada ao Domínio: O framework faz a curadoria de supervisão multicategoria (descrições de layout, rótulos de violação e traços de raciocínio) para ajustar um DRC-VLM. Este modelo fornece orientação dinâmica e condicionada a regras para agentes de codificação SOTA, permitindo que eles reparem DRVs de P&R locais de forma mais eficaz do que agentes não guiados.
Validação Empírica em Sub-2nm: A abordagem foi validada em 100 cenários reais de correção de P&R local sub-2nm. A orientação do DRC-VLM aumentou as taxas de solução dos agentes SOTA em +12–25%, atingindo até 97% de sucesso em violações de enclave, largura, espaçamento, espaçamento de cor e área.

Resultados Experimentais

Qualidade de Geração de Dados: O método de geração autoregressiva proposto alcançou a maior entropia de layout ( $H=5.07$ ) e o maior número de topologias únicas (289) comparado aos baselines de difusão discreta (D3PM) e baseados em scripts. Ele acionou a gama mais ampla de regras de design validadas (29 tipos de VIA e 34 tipos de regras de metal).
Desempenho de Detecção do VLM: Em um conjunto de teste de 200 amostras, o DRC-VLM proposto alcançou um F1 score combinado pass@5 de 44,2%, um ganho de 24,8 pontos sobre o modelo base e superando significativamente os baselines comerciais como o Gemini-3-Pro (32,8%). A principal melhoria foi na acurácia de localização, com a qual os VLMs gerais têm dificuldade.
Desempenho de Correção de DRV:
- Claude Code: A taxa de solução aumentou de 63,0% para 88,0%.
- Codex: A taxa de solução aumentou de 85,0% para 97,0%.
- Eficiência: A orientação do DRC-VLM reduziu o custo médio de tokens em 24,5% para o Claude Code e 2,2% para o Codex, indicando que menos iterações exploratórias foram necessárias quando o agente recebeu a análise consciente da regra antecipadamente.
- Análise de Falhas: Os casos não resolvidos concentraram-se em violações de "Espaçamento de Cor", onde interações apertadas correm o risco de causar violações em cascata que exigem o rerouting em nível de net além do escopo local.

Significância e Alegações

O artigo afirma que o SCALE consegue preencher a lacuna entre VLMs de propósito geral e regras de design proprietárias através de uma adaptação de domínio orientada a dados e escalável. Ao eliminar a necessidade de engenharia regra por regra ou curadoria manual de dados, o framework permite a correção automatizada de DRV de P&R local que se adapta a regras complexas e condicionais em nós avançados. Os autores posicionam isso como uma solução para o gargalo do fechamento de design em nós sub-2nm, demonstrando que a geração autossupervisionada pode produzir dados de treinamento de alta fidelidade onde as violações do mundo real são escassas.

O trabalho futuro é identificado como a extensão do framework para correção de DRV de múltiplos passos em cascata e rerouting de nível de net, bem como a adaptação do paradigma de geração autossupervisionada–ajuste fino para outras tarefas de EDA intensivas em geometria que enfrentam desafios semelhantes de escassez de dados e regras proprietárias.