SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes
Das Papier schlägt SCALE vor, ein selbstüberwachtes Framework, das ein generatives Sprachmodell nutzt, um synthetische DRC-Verletzungsdaten zu erstellen und ein domänenspezifisch adaptiertes Vision-Language-Modell feinabzustimmen, wodurch die Erfolgsrate der lokalen Behebung von Design-Rule-Verletzungen bei fortschrittlichen Sub-2nm-Halbleiterknoten signifikant verbessert wird.
Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen
Stellen Sie sich vor, Sie versuchen, einen Wolkenkratzer aus mikroskopisch kleinen Lego-Steinen zu bauen, aber die Bauanleitungen sind in einer Geheimsprache geschrieben, die sich jedes Mal ändert, wenn Sie blinzeln. Dies ist die Welt des modernen Chipdesigns, in der Ingenieure versuchen, Milliarden winziger Transistoren auf einem Siliziumchip unter der Größe eines Fingernagels unterzubringen. Wenn diese Chips kleiner werden – sie treten in die „Sub-2nm“-Ära ein, die kleiner als die Breite eines einzigen Virus ist – werden die Regeln, wie die Steine sich berühren, überlappen oder nebeneinander liegen dürfen, unglaublich kompliziert. Diese Regeln, sogenannte „Design Rules“, sind wie ein hyperstrenger Bauplan: Wenn zwei Drähte zu nah beieinander liegen, könnte der Chip einen Kurzschluss verursachen; wenn ein Loch zu klein ist, kann kein Strom fließen. Das Überprüfen dieser Fehler wird als „Design Rule Checking“ (DRC) bezeichnet, und das Beheben dieser Fehler ist ein Albtraum. Wenn ein Computer einen Fehler findet, zeigt er meistens nur darauf und sagt: „Falsch!“, wobei die menschlichen Ingenieure raten müssen, wie sie den Fehler beheben können, ohne etwas anderes in der Nähe zu beschädigen.
Kürzlich haben Wissenschaftler begonnen, Computer mithilfe von „Large Language Models“ (LLMs) intelligenter zu machen – derselben Art von KI, die Geschichten schreiben oder Code generieren kann. Aber es gibt einen Haken: Diese KIs sind großartig darin, Texte zu lesen, aber schlecht darin, Bilder komplexer Geometrien zu verstehen. Wenn man einer Standard-KI ein Bild eines Chip-Layouts zeigt, könnte sie halluzinieren (Dinge erfinden), die falsche Anzahl an Löchern zählen oder eine winzige Lücke übersehen, die eine Katastrophe auslösen würde. Die große Frage war: Kann man eine KI lehren, nicht nur den Chip zu sehen, sondern auch den geheimen Bauplan zu verstehen und die Fehler automatisch zu beheben?
Genau das wollten die Forscher hinter der Arbeit „SCALE“ lösen. Sie erkannten, dass sie eine KI zuerst eine riesige Bibliothek von „Fehlern“ zur Übung zur Verfügung stellen mussten. Aber hier liegt das Problem: Echte Chips sind normalerweise perfekt (sie wurden bereits überprüft), daher gibt es fast keine Bilder von kaputten Chips, die man der KI zeigen könnte. Um dies zu umgehen, baute das Team ein cleveres zweistufiges System. Zuerst brachten sie einem Computer bei, wie ein kreativer Autor zu agieren, der kaputte Chip-Layouts „erfinden“ kann. Sie fütterten ihn mit Textbeschreibungen von Chip-Teilen und baten ihn, die Lücken zu füllen, wodurch sie tausende neue, realistisch aussehende Chip-Designs erzeugten, die vielleicht Verstöße enthalten könnten. Dann nutzten sie einen superstrengen industriellen Prüfer, um diese imaginären Designs zu scannen und exakt zu kennzeichnen, wo gegen die Regeln verstoßen wurde. Dies gab ihnen einen riesigen Datensatz von „kaputten Chips“ mit den korrekten Antworten.
Mit dieser neuen Bibliothek trainierten sie eine spezielle „Experten-KI“ (ein Vision-Language-Modell), die ein Chip-Layout betrachtet, den Verstoß erkennt und erklärt, warum er gegen die Regeln verstieß, genau wie ein erfahrener Ingenieur. Schließlich koppelten sie diese Experten-KI an einen Standard-Coding-Roboter an. Wenn der Roboter ein Problem fand, flüsterte die Experten-KI die Lösung: „Hey, verschiebe diesen Draht zwei Nanometer nach links, aber berühre nicht den Nachbarn.“ Die Ergebnisse waren beeindruckend. Bei 100 realen Chip-Designs, die Probleme aufwiesen, löste dieses Team-up zwischen 12 % und 25 % mehr Probleme, als die Coding-Roboter allein lösen konnten, und erreichte eine Erfolgsquote von bis zu 97 %.
Die Autoren argumentieren explizit gegen die Vorstellung, dass fertige Standard-KI-Modelle (wie die, mit denen man online chatten kann) bereit für diese Aufgabe sind. Sie zeigten, dass diese Modelle ohne spezielles Training oft Merkmale „halluzinieren“, wie etwa die falsche Anzahl von Verbindungspunkten zu zählen oder die Abstandsregeln misszuverstehen, was zu Korrekturen führt, die noch mehr Fehler erzeugen. Sie widerlegten auch die Idee, dass man einfach ein Skript schreiben kann, um diese Fehler zu generieren; ihre Simulationen zeigten, dass einfache Skripte langweilige, repetitive Muster erzeugen, die nicht wie echte Chips aussehen, während ihre selbstüberwachte Methode eine vielfältige, realistische Varietät an Problemen schuf.
Die Autoren sind sehr zuversichtlich in ihren Ergebnissen, weil sie dies an tatsächlichen, realen Chip-Designs eines Sub-2nm-Technologieknotens getestet haben, nicht nur an erfundenen Simulationen. Sie maßen die Erfolgsquote, indem sie prüften, ob der fertige Chip alle strengen industriellen Kontrollen bestand, ohne neue Fehler einzuführen. Während sie nahelegen, dass diese Methode in Zukunft auch für andere schwierige Aufgaben im Chipdesign verwendet werden könnte, beziehen sich ihre aktuellen Ergebnisse spezifisch auf das Beheben lokaler Layoutfehler. Sie fanden heraus, dass sie durch die Kombination einer textbasierten KI (um die Trainingsdaten zu generieren) mit einer visionsbasierten KI (um die Bilder zu analysieren) die Lücke zwischen allgemeiner KI und den hochspezifischen, geheimen Regeln der Chipproduktion schließen konnten, was den Prozess der Reparatur dieser mikroskopischen Wolkenkratzer schneller und zuverlässiger macht.
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