Pre-Fabrication to Post-Deployment: A Unified ML-Driven Pipeline for IC Logic Locking

기술 요약: 사전 제작에서 사후 배포까지: IC 로직 잠금(Logic Locking)을 위한 통합 ML 기반 파이프라인

문제 정의
글로벌화된 반도체 공급망은 집적 회로(IC)를 지식 재산(IP) 도용, 역공학(Reverse Engineering), 하드웨어 변조와 같은 중대한 위협에 노출시킵니다. 로직 잠금은 회로의 올바른 기능을 비밀 키에 결합하는 널리 채택된 방어 메커즘이지만, 다음과 같은 세 가지 주요 한계로 인해 실질적인 효과가 제한됩니다:

1. 수동적 기법 선택: 현재의 잠금 전략 선택은 주로 수동적이며 회로 불가지론적(Circuit-agnostic)입니다. 이는 현대 설계의 이질성(조합 회로, 순차 회로, FSM 기반 설계 등)에 따라 확장되는 데 실패합니다.
2. 정적 취약성: 전통적인 정적 키-게이트 방식(예: XOR/XNOR 삽 insersion)은 키와 출력 사이의 고정된 관계를 설정하여, 오라클 유도 공격(SAT 공격 등) 및 구조적 분석에 취-약하게 만듭니다.
3. 사후 배포 보안 부재: 제작된 설계는 일반적으로 운영 수명 동안 정적인 상태로 유지되어, 장기적인 부채널 분석(Side-channel analysis) 및 비트스트림 프로빙에 취약합니다. 기존 프레임워크는 시스템 다운타임 없이 제작 후 잠금 구성을 업데이트할 수 있는 메커니즘이 부족합니다.

방법론
본 논문은 설계 전 단계부터 제작 후 런타임 보안에 이르기까지 IC 보호 라이프사이클을 자동화하는 통합된 4단계 머신러닝(ML) 기반 파이프라인을 제안합니다.

1. 아키텍처 인식 특징 추출 및 분류기 학습:

   • 다양한 벤치마크 회로(ISCAS'85, ISCAS'89, ITC'99, EPFL)의 게이트 수준 넷리스트로부터 구조적 특징을 추출합니다.
   • 특징에는 기본 구조적 카운트(게이트 유형, 플립플롭, FSM 파라미터)와 파생된 보안 메트릭(Gate-to-Flip-Flop 비율, SAT 탄력성 점수, 결함 민감도 지수)이 포함됩니다.
   • 추출된 특징을 바탕으로 5가지 고전적 기법(SARLock, FALL(Fault Analysis Logic Locking), TALL(Timing Aware), CLL(Cyclic), CCLL(Corrupt and Correct)) 중 가장 적절한 잠금 기법을 예측하기 위해 지도 학습 기반의 랜덤 포레스트(Random Forest) 분류기를 학습시킵니다.

2. ML 기반 기법 선택:

   • 학습된 분류기는 회로의 아키텍처 프로필에 따라 최적의 잠금 전략을 자동으로 선택합니다.
   • 파이프라인은 암호학적 잠금을 위한 병렬 경로를 지원합니다. 설계에 더 강력한 보장이 필요한 경우, 고전적 삽입 대신 STREAMLOCK 구현 트랙으로 라우팅됩니다.

3. 키-게이트 구현:

   • 고전적 경로: 선택된 고전적 기법의 경우, 결함 전파 영향을 극대화하기 위해 HOPE 시뮬레이터를 통한 결함 유도 배치(Fault-guided placement)를 사용하여 키-게이트를 삽입합니다.
   • 암호학적 경로 (STREAMLOCK): 새로운 경량 스트림 암호 메커니즘이 배포됩니다. 이는 128비트 키와 IV로 초기화된 4개의 상호 결합된 32비트 비선형 피드백 시프트 레지스터(NLFSR) 네트워크를 활용합니다. Geffe 스타일의 비선형 결합기가 동적이고 시간 가변적인 키스트림을 생성하여 회로 출력을 마스킹합니다. 이러한 동적 동작은 SAT 기반 공격에 의해 악용되는 정적 불리언 관계를 무너뜨립니다.

4. 동적 부분 재구성(DPR)을 통한 사후 배포 보안:

   • 잠긴 설계는 DPR이 활성화된 FPGA 패브릭에 배포됩니다.
   • 키-게이트 영역은 재구성 가능한 파티션(RP)으로 격리됩니다. 이를 통해 정적 시스템 로직을 중단하거나 전체 재합성(Re-synthesis)을 요구하지 않고도, 부분 비트스트림을 로드함으로써 잠금 구성(예: XOR와 XNOR 상태 간 전환)을 런타임에 업데이트할 수 있습니다.

주요 기여

• 통합 자동화 파이프라인: ML 기반 기법 선택, 이중 경로 구현(고전적/암호학적), 런타임 재구성 가능 보안을 통합하는 엔드 투 엔드 프레임워크를 구축했습니다.
• 아키텍처 인식 ML 선택: 5가지 잠금 클래스에 대해 높은 예측 정확도를 달오는 랜덤 포레스트 분류기를 통해, 수동 휴리스틱 결정에 대한 의존도를 줄였습니다.
• STREAMLOCK: 정적 분석에 대해 더 강력한 암호학적 탄력성을 제공하면서도 낮은 하드웨어 오버헤드를 유지하는, 동적이고 시간 가변적인 마스킹을 도입하는 경량 스트림 암호 기반 잠금 메커니즘입니다.
• DPR 강화 보안: DPR을 통합하여 런타임 키-게이트 업데이트를 가능하게 함으로써, 사후 배포 적응성 문제를 해결했습니다.
• 3방향 비교 분석: 면적 및 전력 메트릭에 걸쳐 고전적, 스트림 암호 기반, 그리고 AES 기반 잠금을 체계적으로 비교한 첫 번째 경험적 연구입니다.

실험 결과

• ML 성능: 랜덤 포레스트 분류기는 5가지 잠금 클래스에 대해 최대 97%의 예측 정확도(매크로 평균 F1-스코어 0.96)를 달성했습니다. 그라운드 트루스 검증 결과, ML이 예측한 기법이 자원 효율성 측면에서 아키텍처적으로 최적인 선택과 일관되게 일치함을 확인했습니다.
• STREAMLOCK 기능성: 올바른 키 사용 시 5개의 ISCAS'85 벤치마크에서 100% 기능적 정확성을 검증했습니다. 키스트림 생성기는 대상 회로의 복잡도와 독립적으로 결정론적이고 재현 가능한 출력을 생성했습니다.
• 자원 및 전력 효율성:
  • AES 기반 잠금과 비교했을 때, STREAMLOCK은 최대 9.3배 낮은 룩업 테이블(LUT) 활용도와 최대 20.8배 낮은 로직 전력 소비를 달성했습니다.
  • 고전적 기법과 비교했을 때, STREAMLOCK은 더 높은 면적 오버헤드를 발생시키지만 정적 분석에 대해 암호학적으로 더 강력한 보호를 제공합니다.
  • DPR 오버헤드: DPR 통합은 총 전력 소비를 단 5.92% 증가시키고 LUT 활용도를 0.011% 증가시키는 데 그쳐, 저비용 보안 향상으로서의 타당성을 입증했습니다.

의의
본 논문은 실험실 수준의 보안 평가와 실제 현장에 배포된 시스템 사이의 간극을 메우는, 확장 가능하고 하드웨어 효율적인 IC 보호 파이프라인을 구축했다고 주장합니다. 기법 선택을 자동화하고 동적이고 재구성 가능한 보안을 도입함으로써, 이 프레임워크는 수동 의사결정과 정적 방어의 한계를 해결합니다. 결과적으로 STREAMLOCK은 정적인 고전적 기법보다 우수한 암호학적 견고함을 제공하면서도, AES와 같은 무거운 블록 암호 대안보다 훨씬 자원 효율적인 실용적인 "중간 지점"으로서의 위치를 확립합니다. DPR의 통합은 보안 라이프사이클을 더욱 확장하여, 시스템 다운타임 없이 운영 환경에서 적응형 방어 메커니즘을 사용할 수 있게 합니다.