在现代世界中，驱动从智能手机到医疗设备等一切设备的芯片，很少由单一公司在单一地点制造。相反，这些集成电路的设计、验证和制造被拆分到了全球各地的不同团队和工厂中。虽然这种全球协作使技术生产变得更便宜、更快速，但也创造了一个危险的漏洞。不可信的工厂或第三方供应商可能会窃取知识产权、植入恶意硬件，或通过逆向工程设计来制造未经授权的副本。为了阻止这种情况，工程师们使用了一种称为“逻辑锁定”（logic locking）的技术。想象一下，一个电路就像一台复杂的机器；逻辑锁定添加了一个秘密交换机，使得这台机器除非输入正确的秘密代码，否则无法正常工作。如果没有这个代码，机器看起来虽然完整，但会产生垃圾结果。然而，多年来，这种防御手段一直存在三个主要缺陷。首先，为特定芯片选择合适的锁定类型是一个依赖人工、充满猜测的过程。其次，一旦芯片建成，锁就是静态且不变的，这使得它容易受到那些通过长期研究来攻击的攻击者的威胁。第三，在芯片已经投入使用后，没有好的方法来更新安全性。
北卡罗来纳大学夏洛特分校的一个研究小组构建了一个新系统，旨在同时解决这三个问题。他们创建了一个统一的流水线，利用机器学习，实现从工厂车间到最终用户全过程的自动化安全芯片设计、构建与维护。该过程始于一个像专家建筑师一样的计算机程序。它检查电路的原始蓝图，并使用训练好的人工智能模型，预测五种不同的锁定策略中哪一种最适合该特定设计。这消除了人类工程师手动决定安全方法的需要，确保每次都能使用正确的工具完成任务。
一旦选定了最佳策略，系统就会构建锁。对于许多标准电路，它使用一种在最关键点插入秘密门（secret gates）的方法，以最大限度地增加攻击者的困惑。对于需要更强保护的电路，该系统采用了一种名为 STREAMLOCK 的新型轻量级安全引擎。与使用单一、不变的秘密代码的传统锁不同，STREAMLOCK 会生成不断变化的随机数流。这个流被混合进电路的逻辑中，这意味着输入与输出之间的关系永远不会是两次相同的。这种动态行为挫败了那些试图通过研究芯片固定行为来破解代码的攻击者。研究人员在各种标准基准电路上测试了这种新引擎，并证实当应用正确的密钥时，它能完美运行；而当使用错误的密钥时，它会完全打乱输出。
研究人员还将这种新方法与旧方法以及一种被称为 AES 的重型加密标准进行了对比，AES 常用于高安全性数据，但在芯片空间和功耗方面非常昂贵。他们的测试表明，新的 STREAMLOCK 方法比旧的静态锁提供了更强的安全性，但其占用的空间最多减少了九倍，功耗减少了二十倍。这使其处于一个完美的平衡点：它比旧的方法更安全，但比重型替代方案更高效。
拼图的最后一块解决了已经在使用的芯片问题。即使是强大的锁，如果从不改变，最终也可能被破解。为了解决这个问题，团队集成了一个名为“动态局部重构”（dynamic partial reconfiguration）的功能。这使得芯片的安全设置可以在运行时进行更新，而无需关闭系统。这类似于在保险箱仍处于锁定且使用状态时更改其组合，而不是必须打开保险箱才能重置它。研究人员发现，添加这种实时更新安全性的能力，几乎不会增加芯片的尺寸或功耗成本。通过结合自动设计选择、强大的新加密引擎以及实时更新安全性的能力，该流水线提供了一个完整的、自动化的解决方案，用于保护硬件在整个生命周期内的安全——从设计之初直到最终退役的那一天。
技术摘要：从预制到部署后：一种统一的机器学习驱动型 IC 逻辑锁定流水线
问题陈述
全球化的半导体供应链使集成电路（IC）面临着包括知识产权（IP）盗版、逆向工程和硬件篡改在内的重大威胁。虽然逻辑锁定是一种广泛采用的防御机制，通过将正确的电路功能与秘密密钥绑定，但其在实际应用中的有效性受到三个主要局限性的制约：
- 人工技术选择： 当前对锁定策略的选择在很大程度上是手动且与电路无关的，无法随着现代设计（组合逻辑、时序逻辑、FSM 状态机）的异构性而扩展。
- 静态漏洞： 传统的静态密钥门方案（例如 XOR/XNOR 插入）建立了密钥与输出之间的固定关系，使其容易受到基于 Oracle 的攻击（如 SAT 攻击）和结构分析的影响。
- 缺乏部署后安全性： 一旦制造完成，被锁定的设计通常在其实际运行寿命内保持静态，这使其容易受到长期的侧信道分析和比特流探测的影响。现有框架缺乏在不中断系统运行的情况下，在制造后更新锁定配置的机制。
方法论
本文提出了一个统一的、由机器学习（ML）驱动的四阶段流水线，旨在实现从预制设计到部署后运行时安全的 IC 全生命周期自动化保护。
架构感知特征提取与分类器训练：
- 从多样化基准电路（ISCAS'85, ISCAS'89, ITC'99, EPFL）的门级网表中提取结构特征。
- 特征包括主要结构计数（门类型、触发器、FSM 参数）以及衍生安全指标（门与触发器比例、SAT 抗性评分、故障敏感度指数）。
- 使用监督式随机森林分类器，根据这些特征从五种经典方案的组合中预测最合适的锁定技术，这些方案包括：SARLock、FALL（故障分析逻辑锁定）、TALL（时序感知）、CLL（循环式）和 CCLL（破坏与修正）。
机器学习驱动的技术选择：
- 训练好的分类器根据电路的架构特征自动选择最优锁定策略。
- 该流水线支持并行路径进行密码学锁定：如果设计需要更强的保障，则会被路由至 STREAMLOCK 实现路径，而非经典的插入路径。
密钥门实现：
- 经典路径： 对于选定的经典技术，使用故障引导放置（通过 HOPE 模拟器）插入密钥门，以最大化故障传播影响。
- 密码学路径 (STREAMLOCK)： 部署了一种新型轻量级流密码机制。它利用由四个相互耦合的 32 位非线性反馈移位寄存器（NLFSR）组成的网络，并使用 128 位密钥和初始化向量（IV）进行初始化。受 Geffe 启发的非线性组合器生成动态、随时间变化的密钥流，从而掩盖电路输出。这种动态行为打破了被 SAT 攻击所利用的静态布尔关系。
通过动态局部重构（DPR）实现的部署后安全性：
- 将锁定设计部署在启用动态局部重构功能的 FPGA 阵列上。
- 将密钥门区域隔离到可重构分区（RP）中。这允许在不中断静态系统逻辑或无需重新进行完整综合的情况下，通过加载局部比特流来实现运行时更新锁定配置（例如，在 XOR 和 XNOR 状态之间切换）。
核心贡献
- 统一自动化流水线： 一个端到端的框架，集成了基于 ML 的技术选择、双路径实现（经典/密码学）以及运行时可重构安全性。
- 架构感知 ML 选择： 随机森林分类器在将电路结构映射到最优锁定技术方面实现了高准确率，减少了对人工启发式决策的依赖。
- STREAMLOCK： 一种基于流密码的轻量级锁定机制，引入了动态、随时间变化的掩码，提供了比静态方案更强的密码学抗性，同时保持了较低的硬件开销。
- DPR 增强安全性： 集成 DPR 以实现静默的运行时密钥门更新，解决了部署后适应性的空白。
- 三方对比分析： 首次对经典方案、基于流密码的方案和基于 AES 的方案在面积和功耗指标方面进行了系统的实证比较。
实验结果
- ML 性能： 随机森林分类器在五种锁定类别中实现了高达 97% 的预测准确率（宏平均 F1 分数为 0.96）。地面真值验证确认，ML 预测的技术在资源效率方面始终与架构最优选择相匹配。
- STREAMLOCK 功能性： 在五个 ISCAS'85 基准测试下，在正确密钥下验证了 100% 的功能正确性。密钥流生成器产生的是确定性的、可复现的输出，且与目标电路的复杂度无关。
- 资源与功耗效率：
- 与 基于 AES 的锁定 相比，STREAMLOCK 的查找表（LUT）利用率降低了高达 9.3 倍，逻辑功耗降低了高达 20.8 倍。
- 与 经典方案 相比，STREAMLOCK 带来了更高的面积开销，但提供了更强的针对静态分析的密码学保护。
- DPR 开销： 集成 DPR 仅导致总功耗增加了 5.92% 以及 LUT 利用率增加了 0.011%，验证了其作为低成本安全增强手段的可行性。
意义
本文声称建立了一个可扩展且硬件高效的 IC 保护流水线，弥合了实验室安全评估与现实世界现场部署系统之间的差距。通过自动化技术选择并引入动态、可重构的安全性，该框架解决了手动决策和静态防御的局限性。研究结果表明，STREAMLOCK 是一个实用的“中间地带”，既能提供优于静态经典方案的密码学鲁棒性保护，又比 AES 等重型分组密码方案更具资源效率。DPR 的集成进一步延长了安全生命周期，允许在不中断系统运行的情况下，在操作环境中实现自适应防御机制。
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