Pre-Fabrication to Post-Deployment: A Unified ML-Driven Pipeline for IC Logic Locking

技術要約：設計前段階から展開後まで：ICロジックロッキングのための統合的ML駆動型パイプライン

問題提起
グローバル化された半導体サプライチェーンは、集積回路（IC）を知的財産（IP）の盗用、リバースエンジニアリング、およびハードウェア改ざんといった重大な脅威にさらしています。ロジックロッキングは、秘密鍵に正しい回路機能を結びつける広く採用されている防御メカニズムですが、その実用的な有効性は、主に以下の3つの制限によって制約されています。

1. 手動による手法選択： 現在の手法選択は、大部分が手動かつ回路に依存しない（circuit-agnostic）ものであり、現代の設計（組合せ回路、順序回路、FSMベース）の多様性に対応するスケール性を欠いています。
2. 静的な脆弱性： 従来の静的なキーゲート方式（例：XOR/XNOR挿入）は、キーと出力の間に固定された関係を確立するため、オラクル誘導攻撃（SAT攻撃など）や構造解析に対して脆弱です。
3. 展開後のセキュリティの欠如： 一度製造されると、ロックされた設計は通常、その動作寿命を通じて静的なままとなり、長期的なサイドチャネル分析やビットストリーム・プロービングに対して脆弱になります。既存のフレームワークには、システムの中断なしに製造後のロッキング構成を更新するメカニズムが欠けています。

手法
本論文では、設計前段階の設計から製造後のランタイムセキュリティに至るまで、IC保護のライフサイクルを自動化する、統一された4段階の機械学習（ML）駆動型パイプラインを提案します。

1. アーキテクチャ認識型特徴抽出および分類器の学習：

   • 多様なベンチマーク回路（ISCAS'85、ISCAS'89、ITC'99、EPFL）のゲートレベル・ネットリストから構造的特徴を抽出します。
   • 特徴量には、主要な構造カウント（ゲート型、フリップフロップ、FSMパラメータ）および派生したセキュリティ指標（Gate-to-Flip-Flop比、SATレジリエンス・スコア、フォールト感度指数）が含まれます。
   • 決定木ベースのランダムフォレスト分類器を、5つの古典的なスキーム（SARLock、FALL（Fault Analysis Logic Locking）、TALL（Timing Aware）、CLL（Cyclic）、CCLL（Corrupt and Correct））からなるポートフォリオに基づき、これらの特徴量を用いて学習させ、最適なロッキング手法を予測します。

2. ML駆動型手法選択：

   • 学習済み分類器は、回路のアーキテクチャ特性に基づいて最適なロッキング戦略を自動的に選択します。
   • 本パイプラインは、より強力な保証が必要な場合に、古典的な挿入ではなく、STREAMLOCK実装トラックへとルーティングされる暗号学的ロッキングの並行パスをサポートしています。

3. キーゲートの実装：

   • 古典的パス： 選択された古典的手法に対しては、フォールト伝搬の影響を最大化するために、HOPEシミュレータを介したフォールト誘導配置（fault-guided placement）を用いてキーゲートを挿入します。
   • 暗号学的パス（STREAMLOCK）： 軽量なストリーム暗号メカニズムを新たに展開します。これは、128ビットのキーとIVで初期化された4つの相互結合された32ビット非線形フィードバックシフトレジスタ（NLFSR）のネットワークを利用します。Geffeに着想を得た非線形コンバイナが、回路出力をマスクする動的かつ時変的なキーストリームを生成します。この動的な挙動により、SATベースの攻撃によって悪用される静的なブール関係を打破します。

4. 動的部分再構成（DPR）による展開後セキュリティ：

   • ロックされた設計は、動的部分再構成（DPR）が有効なFPGAファブリック上に展開されます。
   • キーゲート領域は再構成可能パーティション（RP）に隔離されます。これにより、静的なシステムロジックを中断したり、フル再合成を必要としたりすることなく、部分的なビットストリームをロードすることで、ロッキング構成（例：XORとXNORの状態の切り替え）をランタイムで更新することが可能になります。

主な貢献

• 統合された自動化パイプライン： MLベースの手法選択、デュアルパス実装（古典的/暗号学的）、およびランタイム再構成可能セキュリティを統合したエンドツーエンドのフレームワーク。
• アーキテクチャ認識型ML選択： 回路構造を最適なロッキング手法にマッピングする際に高い精度を実現し、手動のヒューリスティックな決定への依存を低減するランダムフォレスト分類器。
• STREAMLOCK： 動的かつ時変的なマスキングを導入する軽量なストリーム暗号ベースのロッキングメカニズムを提供し、静的な解析に対してより強力な暗号学的レジリエンスを提供しながら、低いハードウェアオーバーヘッドを維持します。
• DPR強化型セキュリティ： DPRを統合することで、サイレントなランタイム・キーゲート更新を可能にし、展開後の適応性のギャップを解消します。
• 三方向比較分析： 面積および電力メトリクスにおける、古典的、ストリーム暗号ベース、およびAESベースのロッキングの最初の体系的な経験的比較。

実験結果

• ML性能： ランダムフォレスト分類器は、5つのロッキングクラスに対して最大97%の予測精度（マクロ平均F1スコア0.96）を達成しました。グラウンドトゥルース検証により、MLが予測した手法は、リソース効率の観点からアーキテクチャ的に最適な選択と一貫して一致することが確認されました。
• STREAMLOCKの機能性： 正しいキーの下で、5つのISCAS'85ベンチマークに対して100%の機能的正確性を検証しました。キーストリーム生成器は、対象となる回路の複雑さに依存せず、決定論的かつ再現可能な出力を生成しました。
• リソースおよび電力効率：
  • AESベースのロッキングと比較して、STREAMLOCKは最大9.3倍低いルックアップテーブル（LUT）利用率と、最大20.8倍低いロジック消費電力を達成しました。
  • 古典的なスキームと比較して、STREAMLOCKは高い面積オーバーヘッドを伴いますが、静的解析に対してより強力な暗号学的保護を提供します。
  • DPRオーバーヘッド： DPRの統合は、総消費電力のわずか5.92%の増加と、LUT利用率の0.011%の増加のみであり、低コストのセキュリティ強化策としての実現可能性を実証しました。

意義
本論文は、ラボでのセキュリティ評価と、現実世界のフィールド展開されたシステムとの間の溝を埋める、スケーラブルでハードウェア効率の高いIC保護パイプラインを確立することを目的としています。手法選択の自動化と動的な再構成可能セキュリティの導入により、本フレームワークは手動の意思決定と静的な防御の限界に対処します。結果として、STREAMLOCKは、静的な古典的スキームよりも優れた暗号学的に堅牢な保護を提供しつつ、AESのような重厚なブロック暗号の代替案よりも大幅にリソース効率が高い、実用的な「中間領域」としての地位を確立しています。DPRの統合はさらに、システムの中断なしに運用環境における適応的な防御メカニズムを可能にすることで、セキュリティのライフサイクルを拡張します。