Real-Time TRNG Health Monitoring with Higher-Order Proportion Testing and Rotating Pattern Detection at 500 MHz on FPGA

기술 요약: FPGA 상에서 500 MHz 속도로 동작하는 고차 비례 테스트 및 회전 패턴 탐지를 이용한 실시간 TRNG 헬스 모니터링

문제 정의
진성 난수 생성기(TRNG)는 암호학적 보안의 기초가 되지만, 그 통계적 품질은 환경적 요인(온도, 전압), 부품 노후화, 그리고 적대적 간섭에 의해 저하될 수 있습니다. NIST SP 800-90B 표준은 특정 헬스 모니터링 테스트(반복 횟수 테스트 및 적응형 비례 테스트)를 규정하고 있으나, 기존 솔루션들은 비트 간 의존성이나 반복적인 구조적 패턴과 같은 복잡한 통계적 약점을 해결하지 못하는 경우가 많습니다. 또한, 현재의 하드웨어 구현 방식은 상당한 데이터 버퍼링이나 리소스 오버헤드 없이 고클록 주파수(예: 500 MHz)에서 포괄적이고 실시간적인 스트리밍 모니터링을 수행하는 데 어려움을 겪고 있습니다.

방법론
본 논문은 2 ns 클록 주기를 갖는 Xilinx xcku060 FPGA에서 500 MHz로 동작하는 완전히 파이프라인화된 스트리밍 헬스 모니터링 아키텍처를 제안합니다. 시스템은 매 사이클마다 단일 비트 스트림에 대해 8개의 테스트를 병렬로 수행하며 TRNG 출력을 실시간으로 처리합니다. 아키텍처는 세 가지 방어 계층으로 구성됩니다:

1. 즉각적 결함 탐지 계층 (Immediate Fault Detection Layer):

   • 반복 횟수 테스트 (RCT): 순차적 카운터가 동일한 비트의 연속적인 반복을 추적합니다. 만약 카운트가 임계값($C_{RCT} = 21$)을 초과하면, 즉시 실패를 선언합니다. 이는 치명적인 엔트로피 소스 결함에 대해 가장 빠른 응답을 제공합니다.

2. 통계적 분포 계층 (Statistical Distribution Layer):

   • 고차 적응형 비례 테스트 (HO-APT): 이는 표준 NIST APT의 새로운 확장 모델입니다. 표준 APT가 슬라이딩 윈도우($W=512$) 내에서 단일 비트 분포를 분석하는 반면, HO-APT는 이를 $k$-비트 튜플(tuple)로 일반화합니다. 구현에는 다음이 포함됩니다:
     • APT-1: 표준 1-비트 튜플 분석 (NIST 준수).
     • APT-2: 2-비트 튜플 분석 (표본 공간: 00, 01, 10, 11).
     • APT-3: 3-비트 튜플 분석 (표본 공간: 000 ~ 117).
       이 테스트들은 단일 비트 테스트에서는 균일하게 보이지만 구조적 약점을 나타내는 비트 간 의존성(예: 010101과 같은 교대 패턴)을 탐지합니다.
   • 편향 추정기 (Bias Estimator): 슬라이딩 윈도우 동안 출력 비트의 평균을 계산하여 0.5 확률로부터의 편차를 탐지합니다.
   • 상관관계 추정기 (Correlation Estimator): 연속된 비트가 동일한 경우($b_i = b_{i+1}$)의 발생 횟수를 계산하여 1차 선형 의존성을 탐지합니다.

3. 구조적 패턴 계층 (Structural Pattern Layer):

   • 패턴 탐지기 (Pattern Detector): 입력 비트를 사전 정의된 고위험 패턴(예: 긴 0 또는 1의 런, 교대 시퀀스)과 비교하는 시프트 레지스터 기반의 정적 모듈입니다.
   • 회전 패턴 탐지기 (Rotating Pattern Detector): $L$-비트 패턴(구체적으로 $L=16$, $2^{16} = 65,536$개 패턴 커버)의 전체 공간을 시간 분할 방식으로 스캔하는 혁신적인 메커즘입니다. 모든 패턴을 동시에 체크하는 대신, 시간을 두고 패턴을 순환하며 검사합니다. 패턴당 512개의 샘플을 사용하는 윈도우를 통해, 약 67밀리초(ms) 내에 16-비트 공간에 대한 완전한 커버리지를 달성합니다.

주요 기여
본 논문은 두 가지 주요 기술적 기여를 식별합니다:

1. HO-APT 제품군: 적응형 비례 테스트를 멀티-비트 튜플(APT-2 및 APT-3)로 일반화하여, 표준 NIST 테스트에서는 보이지 않는 비선형적 비트 간 의존성을 탐지할 수 있게 했습니다.
2. 회전 패턴 탐지기: 스트리밍 환경에서 16-비트 패턴 공간에 대한 완전한 구조적 커버리지를 달면서도 리소스 효율적인 시간 분할 아키텍처를 구현하였으며, 이는 정적 패턴 탐지기가 타겟팅되지 않은 이상 패턴에 의해 우회될 수 있는 한계를 해결합니다.

구현 결과
아키텍처는 Xilinx xcku060 FPGA에서 합성 및 구현되었습니다:

• 타이밍: 설계는 최악의 음수 슬랙(WNS) 0.9 ns와 함께 500 MHz에서 타이밍 클로저를 달성했습니다. 임계 경로는 회전 패턴 탐지기 내에 위치합니다.
• 리소스 활용도: 설계는 총 98개의 LUT와 340개의 레지스터를 사용하여 적은 리소스를 소비합니다. HO-APT 모듈과 회전 패턴 탐지기가 주요 리소스 소비 항목입니다.
• 전력: 구현 후 분석 결과, 500 MHz에서 총 전력 소비량은 768 mW (동적 141 mW, 정적 627 mW)로 나타났습니다.
• 지연 시간 (Latency): 탐지 지연 시간은 테스트에 따라 다릅니다. RCT와 정적 패턴 탐지기는 가장 낮은 지연 시간(즉각적 ~ 32 ns)을 제공합니다. 회전 패턴 탐지기는 설계 의도에 따라 가장 높은 지연 시간(~67 ms)을 가집니다. 이는 속도를 희생하여 철저한 커버리지를 확보한 결과입니다.

의의 및 주장
저자들은 본 연구가 NIST SP 800-90B 요구사항의 "엄격한 상위 집합(strict superset)"을 제공하며, 즉각적 결함, 통계적 분포 이상, 그리고 구조적 패턴을 모두 다루는 3단계 방어 전략을 제공한다고 주장합니다. 그 의의는 데이터 버퍼링 없이 500 MHz에서 포괄적인 실시간 모니터링을 수행할 수 있는 능력에 있으며, 이는 기존의 스트리밍 모니터에는 없는 기능입니다.

본 아키텍처는 다음과 같은 위협에 대한 시스템 회복력을 높인다고 주장합니다:

• 점진적인 편향 드리프트(bias drift)를 유발하는 사이드 채널 공격.
• 식별 가능한 패턴을 도입하는 주기적인 결함 주입.
• 엔트로피 감소를 초래하는 점진적인 부품 노후화.

저자들은 회전 패턴 탐지기의 커버리지 시간(~67 ms)이 일부 실시간 애플리케이션에는 너무 느릴 수 있다는 점과 가변적 임계값 대신 고정된 임계값을 사용했다는 한계를 인정합니다. 이들은 향-후 과제로 회전 패턴 탐지기를 병렬화하여 커버리지 시간을 단축하거나, 동적 임계값 조정을 구현하는 것을 제안합니다.