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CSCO: A Backside-PDN-Aware Clock-Signal Co-Optimization Framework for Improved PPA

Este artigo propõe o CSCO, um framework orientado a dados que otimiza conjuntamente a alocação de redes de clock e de sinais através de redes de entrega de energia frontside e backside para equilibrar queda de tensão (IR-drop), congestionamento e integridade de sinal, melhorando assim o PPA geral sem sobrecarga adicional de blindagem.

Autores originais: Zixiao Wang, Leilei Jin, Zhen Zhuang, Rongmei Chen, Bei Yu

Publicado 2026-07-16

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CC BY 4.0

Autores originais: Zixiao Wang, Leilei Jin, Zhen Zhuang, Rongmei Chen, Bei Yu

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine o interior de um chip de computador como uma cidade tecnológica e agitada. Por décadas, esta cidade foi construída sobre um único plano plano, onde as estradas (fios) transportam dados, e as linhas de energia (redes elétricas) correm ao lado delas, muitas vezes atrapalhando o caminho. À medida que a tecnologia encolhe para o tamanho de alguns átomos, esta cidade está se tornando perigosamente lotada. As estradas estão congestionadas, causando engarrafamentos que atrasam a informação, e as linhas de energia são tão finas e distantes que a eletricidade tem dificuldade em alcançar os edifícios, causando "quedas de tensão" (brownouts) que fazem a cidade oscilar.

Para resolver isso, os engenheiros tiveram uma ideia inteligente: mover a rede elétrica para a "parte traseira" da lâmina de silício, como construir um enorme sistema de metrô subterrâneo sob a cidade. Isso libera a superfície para mais estradas e torna a entrega de energia super eficiente. No entanto, este novo mundo subterrâneo tem uma pegadinha. Não é apenas uma rede elétrica; é também um recurso limitado que precisa ser compartilhado entre o tráfego mais importante da cidade (os sinais de clock que mantêm tudo sincronizado) e o tráfego de dados regular. Além disso, sem as linhas de energia situadas logo ao lado das estradas de dados na superfície, os sinais de dados começam a ficar ruidosos, como tentar conversar em uma sala onde as paredes foram removidas e todos estão gritando. A grande questão é: como dividimos esse espaço subterrâo limitado entre o clock e os dados, e como mantemos o ruído baixo, sem nos perdermos em um labirinto de tentativa e erro?

Este é o desafio enfrentado por um novo framework chamado CSCO (Clock–Signal Co-Optimization), proposto pelos pesquisadores Zixiao Wang, Leilei Jin e sua equipe. Em vez de tratar as redes de clock e de dados como problemas separados ou adivinhar onde colocá-las, o CSCO atua como um planejador urbano superinteligente que descobre o equilíbrio perfeito para ambos ao mesmo tempo.

Os pesquisadores descobriram que os métodos anteriores eram muito rígidos. Alguns tentavam mover apenas a rede de clock para o subsolo, enquanto outros moviam apenas os dados, ou assumiam que a rede elétrica já estava definida. O artigo argumenta que essas abordagens perdem a visão do todo porque a rede de clock e a de dados competem pelo mesmo espaço subterrâneo limitado, e o layout da rede elétrica afeta diretamente quanto espaço resta para elas. Se você der muito espaço ao clock, os dados ficam congestionados; se der muito aos dados, o clock fica lento. Pior ainda, simplesmente mover as coisas para o subsolo sem um plano torna o problema do "ruído" muito pior, fazendo com que os sinais interfiram uns nos outros mais do que antes.

Para resolver isso, o CSCO utiliza uma abordagem "orientada a dados". Em vez de executar milhares de simulações lentas e caras para testar cada combinação possível de onde colocar os fios, a equipe treinou um "modelo substituto" leve e rápido. Pense neste modelo como uma bola de cristal que aprendeu a prever como um chip irá performar baseando-se em algumas pistas fundamentais, sem precisar construir a cidade inteira primeiro. Isso permite que o sistema explore rapidamente milhões de maneiras diferentes de dividir os recursos subterrâneos entre o clock e os dados.

Os resultados de suas simulações em designs de chips realistas (como um processador SHA256, um codificador JPEG e uma CPU ARM Cortex-A7) são promissores. O framework encontrou com sucesso um "ponto ideal" onde o chip opera de forma mais rápida e eficiente. Por exemplo, no design ARM Cortex-A7, o CSCO ajudou a elevar a frequência efetiva para 1,96 GHz, um salto significativo em comparação com métodos anteriores. Ele também conseguiu reduzir o número de fios que sofriam interferência severa de ruído (picos de voltagem e atrasos de sinal) em mais de 80% em alguns casos, tudo isso sem adicionar blindagem ou área extra.

Crucialmente, o artigo destaca que o CSCO não apenas escolhe um lugar aleatório; ele usa ativamente as linhas de energia da parte traseira como um escudo. Ao rotear os sinais mais sensíveis ao ruído exatamente ao lado das linhas de energia na parte traseira, o framework bloqueia a interferência que, de outra forma, arruinaria o sinal. A equipe demonstrou que essa abordagem funciona em diferentes designs de chips e configurações de rede elétrica, encontrando o melhor equilíbrio entre estabilidade de energia, velocidade e clareza de sinal. Embora esses resultados venham de simulações e fluxos de design customizados, e não de chips de silício físicos, os dados sugerem que essa estratégia de co-otimização é uma maneira poderosa de navegar pelos complexos compromissos do design de chips de próxima geração, transformando uma cidade subterrânea congestionada e barulhenta em uma metrópole de alta velocidade e bem orquestrada.

Resumo Técnico: CSCO – Um Framework de Co-Otimização de Clock e Sinal Consciente de BSPDN de Backside

1. Declaração do Problema

À medida que a tecnologia de semicondutores escala para a era sub-3nm, o design físico enfrenta gargalos críticos em congestionamento de roteamento, queda de tensão (IR-drop) e integridade de sinal (SI). As Redes de Distribuição de Energia de Backside (BSPDN) emergiram como uma solução para aliviar o IR-drop ao relocar as grades de potência para a parte traseira do wafer via nano-vias através do silício (nTSVs), liberando assim as camadas metálicas frontais para o roteamento de sinais. No entanto, essa mudança arquitetônica introduz três desafios fundamentais que trabalhos anteriores não conseguiram abordar de forma abrangente:

Otimização Desacoplada: Métios existentes otimizam as redes de clock e de sinal de forma isolada. Alguns focam exclusivamente no realocamento de árvores de clock, enquanto outros migram redes de sinal baseadas em heurísticas geométricas assumindo uma árvore de clock fixa. Isso falha em explorar o espaço crítico de trade-off de recursos de backside limitados entre as redes de clock e de sinal.
PDN e Roteamento Interdependentes: Abordagens atuais frequentemente pressupõem configurações fixas de grade de potência antes da seleção de rede. Na realidade, o roteamento de rede de backside e a configuração da PDN são inerentemente dependentes; motores de roteamento ignoram bloqueios induzidos pela PDN, e a síntese da PDN ignora as demandas de roteamento, fragmentando o espaço de design.
Degradação da Integridade de Sinal: A remoção das grades de potência/terra (P/G) frontais elimina o blindagem eletromagnética entre as redes de sinal. Isso cria um ambiente de acoplamento "sem gravidade" onde o crosstalk aumenta de 2 a 4 vezes, levando a severos delta-delays e picos de tensão que podem anular os benefícios de timing do BSPDN.

2. Metodologia: O Framework CSCO

Os autores propõem o CSCO, um framework de co-otimização orientado a dados e consciente de BSPDN, que determina conjuntamente a topologia da BSPDN e a alocação de redes de sinal e clock entre as camadas frontais e de backside. O framework opera através de um fluxo unificado composto por três componentes principais:

A. Formulação do Problema

O objetivo é determinar a alocação binária ótima de redes ( $x_i \in \{0, 1\}$ ) para o backside, maximizando o desempenho de timing (WNS e TNS) sob restrições dependentes da BSPDN.

Função Objetivo: Maximizar $T_{wns} + \lambda T_{tns}$ .
Restrição: Uma restrição global de orçamento de nTSV ( $\sum t_i x_i \le B$ ), onde $t_i$ é a contagem de pinos da rede $i$ . O orçamento $B$ é determinado empiricamente identificando o ponto de inflexão onde o aumento de nTSVs melhora o timing, mas eventualmente degrada a roteabilidade.

B. Modelagem de Surrogato Baseada em Dados

Para evitar as proibições computacionais de roteamento completo e análise de timing de sign-off para cada solução candidata, o CSCO emprega uma Máquina de Fatoração (FM) como um modelo de surrogato.

Interação de Baixo Rank: O modelo utiliza interações de segunda ordem para capturar dependências par a par entre redes (ex: interações clock-sinal em caminhos críticos) com complexidade $O(nl)$.
Estratégia de Cold-Start: Um modelo de pontuação empírica baseado em métricas de pós-roteamento global (ex: atraso de transição, contagem de carga, rank de caminho crítico) é usado para gerar um conjunto de dados inicial diversificado para treinamento da FM.
Generalização: Uma vez treinada, a FM generaliza através de diferentes configurações de BSPDN sem necessidade de retreinamento, pois codifica relações intrínsecas entre redes em vez de parâmetros específicos de configuração.

C. Otimização e Inferência

O framework opera em duas fases:

Fase de Treinamento: Utiliza uma estratégia de seleção gulosa (greedy) aprimorada por substituição aleatória para coletar amostras de partição diversas, garantindo ampla cobertura do espaço de design para o modelo de surrogato.
Fase de Inferência: Utiliza a FM treinada para guiar uma seleção gulosa seguida por Simulated Annealing (SA). O processo de SA troca redes entre o frontside e o backside para refinar a solução, aceitando atualizações baseadas no desempenho previsto pela FM.

D. Mitigação de Integridade de Sinal (SI)

Reconhecendo que o BSPDN aumenta o crosstalk, o CSCO inclui um estágio dedicado de mitigação de SI.

Identificação: Redes com razão de pico de tensão ou delta-delay excedendo limiares específicos (ex: 40%) são marcadas como críticas para SI.
Blindagem: Estas redes críticas são explicitamente reatribuídas para trilhas de roteamento de backside, onde as camadas de potência da BSPDN atuam como escudos eletromagnéticos, suprimindo o acoplamento agressor-vítima sem exigir overhead adicional de blindagem.

3. Principais Contribuições

Framework de Co-Otimização Unificado: A primeira metodologia a sintetizar simultaneamente redes de sinal e clock de dupla face sob restrições de BSPDN, integrando planejamento de roteamento e entrega de potência.
Modelagem de Surrogato Baseada em Dados: Um esquema de otimização escalável usando modelagem estatística de baixo rank (Máquinas de Fatoração) para capturar interações de recursos de timing sem avaliações custosas de roteamento completo.
Mitigação de SI via Blindagem BSPDN: Uma abordagem inovadora que explora as propriedades eletromagnéticas das camadas de potência da BSPDN para proteger caminhos críticos de SI, abordando a degradação específica causada pela remoção dos escudos frontais.
Efetividade Demonstrada: Validação em benchmarks realistas de CPU mostrando melhorias significativas em métricas de PPA enquanto satisfaz restrições de potência e integridade de sinal.

4. Resultados Experimentais

O framework foi avaliado em três benchmarks (SHA256, JPEG, ARM Cortex-A7) utilizando um nó tecnológico de 7nm.

Melhorias de PPA:
- Timing: O CSCO melhorou o Worst Negative Slack (WNS) em até 85% (ARM Cortex-A7) e o Total Negative Slack (TNS) em 35–70% em comparação com as linhas de base.
- Frequência: A frequência efetiva aumentou 20% para SHA256 (atingindo 1.78 GHz) e 36.1% para ARM Cortex-A7 (atingindo 1.96 GHz) comparado ao roteamento apenas frontal.
- Eficiência de Recursos: O CSCO alcançou esses ganhos com menos nTSVs do que métodos concorrentes (ex: DAC25) e overhead de área negligenciável.
Integridade de Sinal:
- Substituir FSPDN por um BSPDN ingênuo aumentou significativamente as violações de SI (atraso e pico). O CSCO reduziu o total de violações de SI em 80.5% (atraso) e 88.1% (pico de tensão) entre os benchmarks.
- A análise de diagrama de olho na pior rede mostrou a largura e altura do olho normalizadas melhorando de 15%/23% (frontside) para 95%/97% (double-sided com CSCO), permitindo operação de alta frequência robusta.
Eficiência do Modelo de Surrogato:
- O modelo FM alcançou um $R^2$ de 0.858 e RMSE de 0.0141 ns contra os dados de sign-off.
- O tempo de avaliação foi reduzido de ~323 segundos (PrimeTime) para <30 ms por atribuição, oferecendo um aumento de velocidade de mais de 10.000×.
- O modelo convergiu com apenas 200–500 amostras de treinamento.
Otimização Conjunta:
- O CSCO navegou com sucesso pelos trade-offs entre diferentes configurações de BSPDN (variando larguras e pitches de trilhas de potência), identificando soluções Pareto-eficientes que equilibram IR-drop, congestionamento de roteamento e timing.

5. Significância e Alegações

O artigo afirma que o CSCO estabelece uma metodologia unificada para a próxima geração de Design-Technology Co-Optimization (DTCO) e integração de IC 3D. Sua principal significância reside em:

Quebra do Desacoplamento: Ir além da otimização isolada de clock ou sinal para uma visão holística da alocação de recursos de backside.
Abordagem da Lacuna de SI: Resolver explicitamente a degradação da integridade de sinal inerente ao BSPDN ao usar a própria grade de potência como escudo, em vez de tratar a SI como uma preocupação secundária.
Escalabilidade: Fornecer um caminho eficiente em dados para explorar o complexo e acoplado espaço de design de ICs 3D sem o custo proibitivo de iterações de sign-off completo em cada etapa.

Os autores concluem que o CSCO permite a descoberta de soluções ótimas específicas de design que equilibram integridade de potência, congestionamento de roteamento e fechamento de timing, as quais eram anteriormente inalcançáveis com abordagens isoladas existentes.