SoK: From Silicon to Netlist and Beyond $-$ Two Decades of Hardware Reverse Engineering Research

这篇论文《SoK: From Silicon to Netlist and Beyond – Two Decades of Hardware Reverse Engineering Research》（系统综述：从硅片到网表及更远——硬件逆向工程研究的二十年）是对过去二十年硬件逆向工程（HRE）领域学术研究的全面系统综述。

以下是该论文的详细技术总结：

1. 研究背景与问题 (Problem)

• 背景：硬件是现代计算系统的信任根（Root of Trust）。随着全球供应链的复杂化，硬件面临硬件木马、假冒和知识产权窃取等威胁。硬件逆向工程（HRE）是从物理硬件或中间设计表示中重建高层抽象的过程，对于设计验证、供应链保证和漏洞发现至关重要。
• 问题：尽管 HRE 研究在过去二十年稳步增长，但该领域知识高度碎片化，分散在集成电路（IC）、现场可编程门阵列（FPGA）和网表（Netlist）逆向工程等不同子领域及社区中。
• 核心挑战：
  • 缺乏整体视角，难以评估现有技术状态。
  • 研究进展难以累积，因为缺乏可复现的成果和标准化的基准。
  • 法律和组织障碍限制了数据的共享和协作。

2. 方法论 (Methodology)

作者采用系统化的知识整理（Systematization of Knowledge, SoK）方法，基于对 187 篇 同行评审出版物（1985-2025 年）的深度分析。

• 流程：
  1. 文献搜索：通过 DBLP、Semantic Scholar 和 Google Scholar 检索，并结合引文挖掘（向前和向后），最终筛选出 187 篇核心论文。
  2. 分类与组织：将论文分为三大类：IC 逆向工程（87 篇）、FPGA 逆向工程（23 篇）和网表逆向工程（77 篇）。
  3. 技术提炼：分析各阶段的技术方法和面临的挑战。
  4. 工件评估（Artifact Evaluation）：对文中提到的 30 个公开工件（工具、图像、数据集等）进行严格评估，维度包括：可用性（Availability）、功能性（Functionality）和可复现性（Reproducibility）。

3. 关键技术分析 (Key Technical Contributions)

论文将 HRE 流程划分为三个主要阶段，并详细总结了各阶段的技术与现状：

A. 从 IC 到网表 (From IC to Netlist)

• 流程：样品制备（去封装、切片、去层）→ 成像（SEM）→ 拼接与堆叠 → 语义分割 → 网表提取。
• 技术现状：
  • 成像与分割：从传统的计算机视觉（阈值、模板匹配）转向机器学习（CNN、GAN、SAM 模型）。
  • 挑战：
    • 技术节点滞后：学术研究主要集中在 180nm-28nm 的平面 CMOS 节点，对先进节点（FinFET, GAAFET）的逆向能力几乎空白。
    • 误差传播：去层和成像中的微小误差会导致后续网表提取失败。
    • 泛化性差：分割模型难以在不同工艺节点或不同 IC 间泛化。
    • 资源限制：依赖昂贵设备和熟练操作员，自动化程度低。

B. 从 FPGA 到网表 (From FPGA to Netlist)

• 流程：比特流格式逆向 → 比特流提取 → 解密（如适用）→ 比特流转换（逻辑单元与路由恢复）。
• 技术现状：
  • 主要依赖厂商文档或通过分析比特流差异来映射配置位。
  • 大多数研究集中在 AMD (Xilinx) 的旧款 FPGA（如 Spartan-6, Virtex-5），对现代工具链（如 Vivado）支持不足。
• 挑战：
  • 完整性验证：难以在“黑盒”环境下验证恢复的比特流格式是否完整。
  • 工具依赖：许多方法依赖已废弃的 EDA 工具（如 ISE），无法应用于现代设备。
  • 缺乏基准：缺乏公开的、经过验证的比特流与网表配对数据。

C. 网表逆向工程 (Netlist Reverse Engineering)

• 流程：分区（Partitioning）→ 模块识别（Module Identification）→ 算法恢复（Algorithmic Recovery）→ 语义理解（Sensemaking）。
• 技术现状：
  • 利用图论（图聚类、子图同构）和机器学习（GNN）将“门海”（Sea of Gates）还原为高层模块（如寄存器、算术单元、FSM）。
  • 结合形式化验证（SAT/SMT）确认功能等价性。
• 挑战：
  • 自动化瓶颈：端到端自动化难以实现，中间步骤往往需要人工干预。
  • 假设过于理想化：许多算法假设输入网表无错误，或假设模块划分完美，这与实际 IC 逆向结果不符。
  • 缺乏累积性：不同研究之间缺乏比较，难以评估进步。

4. 关键结果与发现 (Key Results)

• 可复现性危机：在 187 篇论文中，仅有 31 篇 (17%) 声称提供了工件。
  • 实际可获取的工件仅 24 个。
  • 在 20 个可执行的工具中，仅有 7 个 (4%) 能够复现论文中的关键结果。
  • 主要原因包括：缺少依赖项、文档不全、缺少输入数据（如原始图像、比特流）或代码不可用。
• 领域碎片化：IC、FPGA 和网表逆向工程的研究社区相对独立，缺乏统一的框架和基准。
• 技术节点差距：学术界在先进工艺节点（<28nm FinFET/GAAFET）的逆向能力严重滞后于工业界。
• 法律障碍：出口管制、知识产权（IP）保护和保密协议限制了数据集和工具的公开共享。

5. 建议与意义 (Significance & Recommendations)

论文提出了三个跨领域的机会，并针对学术界、工业界和政府提出了具体建议：

1. 提升可复现性与重用性 (Reproducibility & Reusability)：

   • 学术界：将工件发布和长期归档作为会议默认要求；设立专门的工具/基础设施轨道奖励工程贡献。
   • 研究者：使用容器化（Docker/VM）打包代码，明确文档化输入参数。
   • 工业界：资助开源 HRE 工具链的维护。

2. 确保严格的比较性 (Rigorous Comparability)：

   • 社区：建立社区驱动的基准测试（Benchmarks），包含法律许可的参考设计、真实 Ground Truth（如 GDSII 与网表配对）和统一评估指标。
   • 工业界：提供经过法律清理的参考设计，支持长期维护。

3. 提供法律清晰度 (Legal Clarity)：

   • 政府/监管机构：重新评估阻碍 HRE 研究的出口管制和双重用途技术限制，支持公共研究数据的开放。
   • 机构：为研究人员提供法律咨询，协助处理合规性问题。

总结意义：
这篇论文不仅系统梳理了 HRE 的技术全貌，更尖锐地指出了该领域因缺乏可复现性和标准化而导致的停滞风险。它呼吁通过建立开放的科学实践、共享基准和消除法律障碍，将 HRE 从一个碎片化的领域转变为一个严谨、可累积且可扩展的学科，从而真正增强硬件供应链的安全性和信任度。