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CMOS Implementation of Field Programmable Spiking Neural Network for Hardware Reservoir Computing

Este artículo presenta una arquitectura novedosa de red neuronal de impulsos programable en campo e implementada en CMOS para la computación de reservorio en hardware, que integra neuronas compactas y de bajo consumo de tipo Integrate-and-Fire con fugas y programabilidad basada en FPGA en el chip para lograr un aprendizaje y una inferencia en tiempo real eficientes sin requerir convertidores analógico-digitales.

Autores originales: Ckristian Duran, Nanako Kimura, Zolboo Byambadorj, Tetsuya Iizuka

Publicado 2026-05-18

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CC BY 4.0

Autores originales: Ckristian Duran, Nanako Kimura, Zolboo Byambadorj, Tetsuya Iizuka

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

El Panorama General: Un Cerebro Pequeño e Inteligente en un Chip

Imagina que tienes una inteligencia artificial superinteligente, como un modelo de lenguaje gigante, pero es tan enorme y consume tanta energía que necesita una granja de servidores del tamaño de un almacén para funcionar. Come electricidad como un dragón y no cabe en tu bolsillo.

Los investigadores de este artículo querían construir una versión diminuta y eficiente energéticamente de un cerebro inteligente que pudiera caber en un solo chip (aproximadamente del tamaño de una uña) y funcionar con muy poca energía. No intentaron construir un cerebro gigante de "Aprendizaje Profundo"; en su lugar, construyeron una Red Neuronal de Pulsos (SNN).

Piensa en una IA estándar como una biblioteca masiva donde lees cada libro para encontrar una respuesta. Este nuevo chip es más como una cafetería ruidosa y bulliciosa. En lugar de leer libros, las neuronas (las personas en la tienda) simplemente se gritan "pulsos" (ráfagas cortas de información) entre sí. La magia ocurre en cómo estos gritos hacen eco y se mezclan alrededor de la habitación.

La Idea Central: La "Cámara de Eco" (Computación de Reservorio)

El tipo específico de cerebro que construyeron se llama Computadora de Reservorio.

La Analogía: Imagina lanzar una piedra a un estanque. Las ondas se expanden, rebotan en los bordes y se mezclan en un patrón complejo. No necesitas controlar cada ola individual. Solo necesitas observar el patrón de la superficie del agua para entender qué tipo de piedra lanzaste.
En el Chip: El "estanque" es una red de 100 neuronas. Cuando le das una entrada (como un sonido o un número), las neuronas comienzan a "disparar pulsos" y crean un eco complejo y desvanecido de esa entrada. El chip no necesita aprender cómo generar las ondas; la física del chip lo hace automáticamente.
La Parte del Aprendizaje: Lo único que la computadora realmente "aprende" es cómo leer las ondas. Observa el patrón caótico del estanque y traza una línea simple (un filtro matemático) para predecir qué sigue. Esto hace que el aprendizaje sea increíblemente rápido y eficiente energéticamente.

Cómo Funciona el Chip: El "Cubo con Fugas" y la "Radio"

Los investigadores construyeron esto utilizando tecnología estándar de chips informáticos (CMOS), pero con un giro ingenioso.

El Cubo con Fugas (La Neurona):
Cada neurona es como un cubo con un agujero en el fondo.
- Cuando llega una señal, vierte agua (electricidad) en el cubo.
- Debido al agujero, el agua se filtra lentamente (esta es la parte de "con fugas").
- El nivel del agua en el cubo representa la "memoria" de la neurona de eventos recientes.
La Estación de Radio (El VCO):
En lugar de simplemente medir el nivel del agua, el chip convierte ese nivel de agua en una frecuencia de radio.
- Si el cubo está lleno, la radio emite una frecuencia rápida (tono agudo).
- Si el cubo está vacío, emite una frecuencia lenta (tono grave).
- ¿Por qué hacer esto? Es mucho más fácil contar ondas de radio con un contador digital que medir un voltaje exacto con un sensor complejo. Esto ahorra mucho espacio y energía.
La Magia "Programable en Campo":
Por lo general, una vez que se fabrica un chip, las conexiones entre las neuronas están fijas (como una placa de circuito pre-cableada). Este chip es diferente. Tiene un tablero de conmutación reconfigurable integrado (como un FPGA en el chip).
- La Metáfora: Imagina una habitación con 100 personas. En una habitación normal, la Persona A solo puede hablar con la Persona B. En este chip, puedes usar un control remoto para recablear instantáneamente la habitación para que la Persona A pueda hablar con la Persona Z, o la Persona B pueda hablar con la Persona C. Puedes cambiar la "forma" de la red instantáneamente sin construir un chip nuevo.

¿Qué Probaron? (Los "Exámenes Escolares")

Para demostrar que su pequeño cerebro funciona, le dieron tres pruebas diferentes:

La Prueba del "Eco" (Capacidad de Memoria):
Gritaron una palabra aleatoria y le preguntaron al chip: "¿Qué dije hace 5 segundos?".
- Resultado: El chip pudo recordar las entradas pasadas sorprendentemente bien, demostrando que tiene una buena "memoria a corto plazo".
La Prueba de "Mezcla" (Memoria No Lineal):
Le pidieron al chip que recordara no solo la palabra, sino una mezcla compleja de palabras (como "la palabra que dije hace 2 segundos multiplicada por la palabra que dije hace 5 segundos").
- Resultado: El chip manejó bien estos problemas matemáticos complejos, mostrando que puede hacer más que solo memoria simple.
La Prueba de "Predicción" (NARMA10):
Este es un famoso problema matemático difícil donde tienes que predecir el siguiente número en una secuencia caótica basándote en los últimos 10 números.
- Resultado: El chip predijo el siguiente número con alta precisión, igualando el rendimiento de modelos mucho más grandes basados en simulación.

Los Resultados: Pequeño, Rápido y Barato

Tamaño: Todo el cerebro cabe en un chip de 2mm x 2mm. Eso es más pequeño que un grano de arroz.
Eficiencia: Usa casi ninguna energía. Cada "pulso" (pensamiento) cuesta solo 21.7 picojulios de energía. Para ponerlo en perspectiva, es como la energía de un solo fotón de luz.
Sin "Traductores": La mayoría de los chips analógicos necesitan traductores costosos y que consumen mucha energía (ADC) para convertir sus señales analógicas en digitales para que las computadoras las lean. Este chip omite ese paso por completo utilizando el método de frecuencia de radio, haciéndolo aún más eficiente.

Resumen

Los investigadores construyeron un cerebro diminuto, reconfigurable y de ultra bajo consumo en un solo chip. En lugar de intentar simular una IA gigante, utilizaron un "reservorio" de neuronas ruidosas y que disparan pulsos que procesan la información naturalmente como ondas en un estanque. Demostraron que este pequeño chip puede aprender, recordar y predecir patrones complejos tan bien como sistemas mucho más grandes, pero con una fracción de la energía y el espacio.

Lo que NO afirmaron:

No afirmaron que este chip pueda ejecutar un chatbot como ChatGPT todavía.
No afirmaron que pueda diagnosticar enfermedades o conducir automóviles.
No afirmaron que esté listo para productos de consumo masivo inmediatamente.

Simplemente demostraron que esta arquitectura específica funciona en hardware real, resolviendo eficientemente métricas matemáticas y de memoria específicas, allanando el camino para futuros sistemas más complejos.

Resumen Técnico: Implementación en CMOS de una Red Neuronal de Espigas Programable en Campo para Computación de Reservorio en Hardware

Enunciado del Problema
La creciente complejidad de las Redes Neuronales Profundas (DNN) y los Modelos de Lenguaje Grandes (LLM) presenta desafíos significativos para su despliegue en el borde, incluyendo un alto consumo de energía, grandes requisitos de área y preocupaciones de privacidad asociadas con el procesamiento basado en la nube. Si bien las Redes Neuronales de Espigas (SNN) ofrecen una alternativa de bajo consumo, las implementaciones analógicas a menudo sufren de sensibilidad al ruido y limitaciones de conectividad fija. Además, la extracción de estados internos de reservorios analógicos generalmente requiere Convertidores Analógico-Digitales (ADC), lo que introduce una sobrecarga sustancial de área y potencia. Las implementaciones existentes de computación de reservorio (RC) en hardware a menudo carecen de configurabilidad, estando restringidas a topologías específicas o requiriendo la implementación manual de sistemas grandes.

Metodología
Los autores proponen una arquitectura de red neuronal novedosa, implementada en CMOS y programable en campo, diseñada para la computación de reservorio en hardware. El sistema integra tres componentes principales:

Circuito de Neurona LIF: La unidad central es una neurona de Integración y Disparo con Fuga (LIF) fabricada en tecnología CMOS de 65 nm. Utiliza un condensador MOS (MOSCAP) para la integración y dos Osciladores Controlados por Voltaje (VCO), uno positivo y otro negativo, conectados al voltaje del condensador ( $V_{cap}$ ). Los VCO generan frecuencias ( $f(V_{cap})$ y $g(V_{cap})$ ) que son funciones monótonas del estado interno, permitiendo que el estado de la neurona se lea como frecuencia en lugar de voltaje.
Ponderación y Conectividad: Las señales de entrada se convierten en frecuencias de excitación e inhibición. Estas señales pasan a través de un "módulo de ponderación" que genera pulsos de ancho ajustable basados en bits de configuración digital. El sistema emplea un marco de Red de Puertas Programables en Campo (FPGA) en el chip que utiliza multiplexores con búfer para permitir una conectividad arbitraria y reconfigurable entre neuronas, superando las limitaciones de distancia y topología de diseños anteriores de RC analógica.
Extracción de Estado y Optimización: El sistema evita los ADC midiendo las frecuencias de los VCO utilizando contadores de 50 MHz. Estos valores de contador se serializan y leen a través de una interfaz SPI de múltiples canales. Las frecuencias se convierten de nuevo a una $V_{cap}$ estimada utilizando modelos de regresión lineal derivados de simulaciones y puntos de calibración.
Algoritmos de Aprendizaje: El hardware soporta dos modos de optimización:
- Algoritmo FORCE: Un método de aprendizaje basado en retroalimentación que utiliza Mínimos Cuadrados Recursivos (RLS) implementado en un acelerador FPGA externo para minimizar el error entre la salida del reservorio y una señal de enseñanza en tiempo real.
- Optimización en Bucle Abierto: Un método que utiliza el Método de Mínimos Cuadrados (LSM) para determinar los pesos de salida basados en los estados de las neuronas registrados y las señales de enseñanza de referencia.

Contribuciones Clave

Implementación en Hardware: El diseño y fabricación de un chip de reservorio de 100 neuronas en CMOS de 65 nm, con un área de neurona compacta de aproximadamente 540 unidades equivalentes a NAND2.
Lectura sin ADC: Un mecanismo novedoso de extracción de estado que convierte estados internos analógicos en datos digitales mediante contadores de frecuencia, eliminando la necesidad de ADCs de alto consumo de energía.
Programabilidad en Campo: Integración de un marco de enrutamiento en el chip que permite configuraciones de reservorio arbitrarias y reponderación dinámica, habilitando topologías diversas en un solo chip.
Aprendizaje de Doble Modo: Demostración de aprendizaje adaptativo en tiempo real (FORCE) y optimización en bucle abierto en silicio físico.

Resultados
El sistema fue evaluado mediante simulación y mediciones reales del chip utilizando las siguientes referencias:

Aprendizaje FORCE: El chip rastreó con éxito señales de enseñanza de onda sinusoidal. La correlación entre la salida y la señal de enseñanza alcanzó aproximadamente el 80% para frecuencias de entrada entre 220 Hz y 250 Hz.
Capacidad de Memoria Lineal: El reservorio alcanzó una capacidad total de memoria lineal ($MC$) de 4.9 en retardos $k=1$ a $30$, con un rendimiento que coincide estrechamente con los resultados de la simulación.
Capacidad de Memoria No Lineal: Utilizando polinomios de Legendre, el sistema demostró capacidades de memoria desvanecida no lineal, con tendencias de rendimiento (grados impares frente a pares) consistentes con la teoría de Redes de Estado de Eco (ESN).
Tarea NARMA10: El sistema resolvió la tarea de predicción de memoria no lineal de orden 10. El chip físico logró un Error Cuadrático Medio Normalizado (NRMSE) de 0.205 durante las pruebas, comparable al resultado de simulación de 0.218.
Potencia y Área: El diseño de la neurona consume un promedio de 21.7 pJ por pulso. El área total del chip es de $2 \times 2$ mm $^2$ , con las neuronas mismas ocupando solo ~5% del área total, mientras que el enrutamiento y la lógica de E/S constituyen la mayor parte de la huella.

Significado y Afirmaciones
Los autores afirman que esta arquitectura proporciona una vía escalable y eficiente energéticamente para sistemas neuromórficos capaces de aprendizaje e inferencia en tiempo real en el borde. Al combinar un diseño LIF compacto con conectividad programable en campo y lectura sin ADC, el trabajo aborda las compensaciones entre la eficiencia analógica y la flexibilidad digital. El artículo afirma que el rendimiento demostrado de NRMSE en la tarea NARMA10, logrado en un solo chip de factor de forma pequeño con bajo consumo de energía, posiciona este enfoque como un candidato viable para hardware de computación de reservorio del mundo real. Los autores señalan que, si bien la implementación actual es una prueba de concepto, cierra la brecha entre la eficiencia de la computación física y la flexibilidad de las redes neuronales, allanando el camino para futuros sistemas inteligentes híbridos.