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CMOS Implementation of Field Programmable Spiking Neural Network for Hardware Reservoir Computing

Este artigo apresenta uma arquitetura inovadora de rede neural de spiking programável em campo, implementada em CMOS, para computação de reservatório em hardware, que integra neurônios Leaky Integrate-and-Fire compactos e de baixo consumo com programabilidade baseada em FPGA on-chip para alcançar aprendizado e inferência em tempo real eficientes, sem a necessidade de conversores analógico-digitais.

Autores originais: Ckristian Duran, Nanako Kimura, Zolboo Byambadorj, Tetsuya Iizuka

Publicado 2026-05-18

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CC BY 4.0

Autores originais: Ckristian Duran, Nanako Kimura, Zolboo Byambadorj, Tetsuya Iizuka

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

A Visão Geral: Um Cérebro Pequeno e Inteligente em um Chip

Imagine que você tem uma IA superinteligente, como um modelo de linguagem gigante, mas que é tão enorme e consome tanta energia que precisa de uma fazenda de servidores do tamanho de um armazém para funcionar. Ela devora eletricidade como um dragão e não cabe no seu bolso.

Os pesquisadores deste artigo quiseram construir uma versão pequena e energeticamente eficiente de um cérebro inteligente que coubesse em um único chip (do tamanho de uma unha) e funcionasse com muito pouca energia. Eles não tentaram construir um cérebro gigante de "Aprendizado Profundo"; em vez disso, construíram uma Rede Neural de Spiking (SNN).

Pense em uma IA padrão como uma biblioteca massiva onde você lê todos os livros para encontrar uma resposta. Este novo chip é mais como uma cafeteria barulhenta e movimentada. Em vez de ler livros, os neurônios (as pessoas na cafeteria) apenas gritam "spikes" (rajadas curtas de informação) uns para os outros. A mágica acontece na forma como esses gritos ecoam e se misturam pela sala.

A Ideia Central: A "Câmara de Eco" (Computação de Reservatório)

O tipo específico de cérebro que eles construíram é chamado de Computador de Reservatório.

A Analogia: Imagine jogar uma pedra em um lago. As ondas se espalham, batem nas bordas e se misturam em um padrão complexo. Você não precisa controlar cada onda individual. Você só precisa observar o padrão da superfície da água para entender que tipo de pedra você jogou.
No Chip: O "lago" é uma rede de 100 neurônios. Quando você dá uma entrada (como um som ou um número), os neurônios começam a "disparar" e criar um eco complexo e desvanecente dessa entrada. O chip não precisa aprender como criar as ondas; a física do chip faz isso automaticamente.
A Parte do Aprendizado: A única coisa que o computador realmente "aprende" é como ler as ondas. Ele olha para o padrão caótico do lago e desenha uma linha simples (um filtro matemático) para prever o que vem a seguir. Isso torna o aprendizado incrivelmente rápido e energeticamente eficiente.

Como o Chip Funciona: O "Balde com Furo" e o "Rádio"

Os pesquisadores construíram isso usando tecnologia padrão de chips de computador (CMOS), mas com um toque inteligente.

O Balde com Furo (O Neurônio):
Cada neurônio é como um balde com um buraco no fundo.
- Quando um sinal chega, ele despeja água (eletricidade) no balde.
- Por causa do buraco, a água vaza lentamente (esta é a parte "com Furo").
- O nível da água no balde representa a "memória" do neurônio sobre eventos recentes.
A Estação de Rádio (O VCO):
Em vez de apenas medir o nível da água, o chip transforma esse nível em uma frequência de rádio.
- Se o balde está cheio, o rádio transmite uma frequência rápida (tom alto).
- Se o balde está vazio, transmite uma frequência lenta (tom baixo).
- Por que fazer isso? É muito mais fácil contar ondas de rádio com um contador digital do que medir uma voltagem exata com um sensor complexo. Isso economiza muito espaço e energia.
A Magia "Programável em Campo":
Geralmente, assim que um chip é feito, as conexões entre os neurônios são fixas (como uma placa de circuito pré-fabricada). Este chip é diferente. Ele possui um painel de comutação reconfigurável embutido (como um FPGA no chip).
- A Metáfora: Imagine uma sala com 100 pessoas. Em uma sala normal, a Pessoa A só pode falar com a Pessoa B. Neste chip, você pode usar um controle remoto para reconfigurar instantaneamente a sala para que a Pessoa A possa falar com a Pessoa Z, ou a Pessoa B possa falar com a Pessoa C. Você pode mudar a "forma" da rede instantaneamente sem construir um novo chip.

O Que Eles Testaram? (Os "Exames Escolares")

Para provar que seu cérebro pequeno funciona, eles deram a ele três testes diferentes:

O Teste do "Eco" (Capacidade de Memória):
Eles gritaram uma palavra aleatória e perguntaram ao chip: "O que eu disse há 5 segundos?"
- Resultado: O chip conseguiu lembrar das entradas passadas surpreendentemente bem, provando que tem uma boa "memória de curto prazo".
O Teste de "Mistura" (Memória Não Linear):
Eles pediram ao chip para lembrar não apenas da palavra, mas de uma mistura complexa de palavras (como "a palavra que eu disse há 2 segundos multiplicada pela palavra que eu disse há 5 segundos").
- Resultado: O chip lidou bem com esses problemas matemáticos complexos, mostrando que pode fazer mais do que apenas memória simples.
O Teste de "Previsão" (NARMA10):
Este é um famoso e difícil problema matemático onde você tem que prever o próximo número em uma sequência caótica com base nos últimos 10 números.
- Resultado: O chip previu o próximo número com alta precisão, igualando o desempenho de modelos muito maiores baseados em simulação.

Os Resultados: Pequeno, Rápido e Barato

Tamanho: Todo o cérebro cabe em um chip de 2mm x 2mm. Isso é menor que um grão de arroz.
Eficiência: Ele usa quase nenhuma energia. Cada "spike" (pensamento) custa apenas 21,7 picojoules de energia. Para colocar isso em perspectiva, é como a energia de um único fóton de luz.
Sem "Tradutores": A maioria dos chips analógicos precisa de tradutores caros e que consomem muita energia (ADCs) para transformar seus sinais analógicos em digitais para os computadores lerem. Este chip pula essa etapa completamente usando o método de frequência de rádio, tornando-o ainda mais eficiente.

Resumo

Os pesquisadores construíram um cérebro pequeno, reconfigurável e de ultra-baixo consumo em um único chip. Em vez de tentar simular uma IA gigante, eles usaram um "reservatório" de neurônios ruidosos e que disparam, que processam informações naturalmente como ondas em um lago. Eles provaram que este pequeno chip pode aprender, lembrar e prever padrões complexos tão bem quanto sistemas muito maiores, mas com uma fração da energia e do espaço.

O que eles NÃO afirmaram:

Eles não afirmaram que este chip pode executar um chatbot como o ChatGPT ainda.
Eles não afirmaram que pode diagnosticar doenças ou dirigir carros.
Eles não afirmaram que está pronto para produtos de consumo em massa imediatamente.

Eles simplesmente provaram que esta arquitetura específica funciona em hardware real, resolvendo benchmarks específicos de matemática e memória de forma eficiente, abrindo caminho para futuros sistemas mais complexos.

Resumo Técnico: Implementação CMOS de Rede Neural de Spikes Programável em Campo para Computação de Reservatório em Hardware

Declaração do Problema
A crescente complexidade das Redes Neurais Profundas (DNNs) e dos Modelos de Linguagem de Grande Escala (LLMs) apresenta desafios significativos para a implantação na borda, incluindo alto consumo de energia, grandes requisitos de área e preocupações com privacidade associadas ao processamento baseado em nuvem. Embora as Redes Neurais de Spikes (SNNs) ofereçam uma alternativa de baixo consumo, as implementações analógicas frequentemente sofrem com sensibilidade ao ruído e limitações de conectividade fixa. Além disso, a extração de estados internos de reservatórios analógicos geralmente requer Conversores Analógico-Digitais (ADCs), que introduzem sobrecarga substancial de área e energia. As implementações existentes de computação de reservatório (RC) em hardware frequentemente carecem de configurabilidade, estando restritas a topologias específicas ou exigindo a implementação manual de sistemas grandes.

Metodologia
Os autores propõem uma arquitetura de rede neural inovadora, implementada em CMOS e programável em campo, projetada para computação de reservatório em hardware. O sistema integra três componentes principais:

Circuito de Neurônio LIF: A unidade central é um neurônio Leaky Integrate-and-Fire (LIF) fabricado em tecnologia CMOS de 65 nm. Ele utiliza um capacitor MOS (MOSCAP) para integração e dois Osciladores Controlados por Tensão (VCOs) — um positivo e um negativo — conectados à tensão do capacitor ( $V_{cap}$ ). Os VCOs geram frequências ( $f(V_{cap})$ e $g(V_{cap})$ ) que são funções monótonas do estado interno, permitindo que o estado do neurônio seja lido como frequência em vez de tensão.
Ponderação e Conectividade: Os sinais de entrada são convertidos em frequências de excitação e inibição. Esses sinais passam por um "módulo de ponderação" que gera pulsos de largura ajustável com base em bits de configuração digital. O sistema emprega um framework de Campo-Programável (FPGA) on-chip usando multiplexadores bufferizados para permitir conectividade arbitrária e reconfigurável entre neurônios, superando as limitações de distância e topologia de projetos anteriores de RC analógica.
Extração de Estado e Otimização: O sistema evita ADCs medindo as frequências dos VCOs usando contadores de 50 MHz. Esses valores de contador são serializados e lidos através de uma interface SPI de múltiplos canais. As frequências são convertidas de volta para uma $V_{cap}$ estimada usando modelos de regressão linear derivados de simulações e pontos de calibração.
Algoritmos de Aprendizado: O hardware suporta dois modos de otimização:
- Algoritmo FORCE: Um método de aprendizado baseado em feedback usando Mínimos Quadrados Recursivos (RLS) implementado em um acelerador FPGA externo para minimizar o erro entre a saída do reservatório e um sinal de ensino em tempo real.
- Otimização em Malha Aberta: Um método usando o Método dos Mínimos Quadrados (LSM) para determinar pesos de saída com base em estados de neurônios registrados e sinais de ensino de referência.

Principais Contribuições

Implementação em Hardware: O projeto e a fabricação de um chip de reservatório de 100 neurônios em CMOS de 65 nm, apresentando uma área compacta de neurônio de aproximadamente 540 unidades equivalentes a NAND2.
Leitura sem ADC: Um mecanismo inovador de extração de estado que converte estados internos analógicos em dados digitais por meio de contadores de frequência, eliminando a necessidade de ADCs de alto consumo de energia.
Programabilidade em Campo: Integração de um framework de roteamento on-chip que permite configurações de reservatório arbitrárias e reponderação dinâmica, possibilitando topologias diversas em um único chip.
Aprendizado em Duplo Modo: Demonstração de aprendizado adaptativo em tempo real (FORCE) e otimização em malha aberta em silício físico.

Resultados
O sistema foi avaliado por meio de simulação e medições reais do chip usando as seguintes referências:

Aprendizado FORCE: O chip rastreou com sucesso sinais de ensino de onda senoidal. A correlação entre a saída e o sinal de ensino atingiu aproximadamente 80% para frequências de entrada entre 220 Hz e 250 Hz.
Capacidade de Memória Linear: O reservatório alcançou uma capacidade total de memória linear ($MC$) de 4,9 para atrasos $k=1$ a $30$, com desempenho correspondendo estreitamente aos resultados de simulação.
Capacidade de Memória Não Linear: Usando polinômios de Legendre, o sistema demonstrou capacidades de memória de desvanecimento não lineares, com tendências de desempenho (graus ímpares versus pares) consistentes com a teoria da Rede de Estados de Eco (ESN).
Tarefa NARMA10: O sistema resolveu a tarefa de previsão de memória não linear de 10ª ordem. O chip físico alcançou um Erro Quadrático Médio Normalizado (NRMSE) de 0,205 durante os testes, comparável ao resultado de simulação de 0,218.
Potência e Área: O projeto do neurônio consome uma média de 21,7 pJ por pulso. A área total do chip é de $2 \times 2$ mm $^2$ , com os próprios neurônios ocupando apenas ~5% da área total, enquanto o roteamento e a lógica de E/S constituem a maior parte da pegada.

Significado e Alegações
Os autores afirmam que esta arquitetura fornece um caminho escalável e energeticamente eficiente para sistemas neuromórficos capazes de aprendizado e inferência em tempo real na borda. Ao combinar um design LIF compacto com conectividade programável em campo e leitura sem ADC, o trabalho aborda os trade-offs entre eficiência analógica e flexibilidade digital. O artigo afirma que o desempenho NRMSE demonstrado na tarefa NARMA10, alcançado em um único chip de pequeno formato com baixo consumo de energia, posiciona esta abordagem como um candidato viável para hardware de computação de reservatório do mundo real. Os autores observam que, embora a implementação atual seja uma prova de conceito, ela preenche a lacuna entre a eficiência da computação física e a flexibilidade das redes neurais, pavimentando o caminho para futuros sistemas inteligentes híbridos.