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Analysis of Edge Mismatch and Output Power Degradation in Cascoded Class-D Power Amplifiers Using Dual-Range Voltage Level Shifters

Este artículo presenta un desplazador de nivel de alto voltaje con acoplamiento cruzado regenerativo y bajo jitter, fabricado en tecnología FD-SOI de 22 nm, que genera salidas de voltaje de rango dual sincronizadas para permitir el accionamiento directo de amplificadores de potencia de clase D cascodeados sin necesidad de circuitos de calibración de retardo adicionales, logrando un jitter inferior a 150 fs a 12.2 GHz con un consumo de potencia ultra bajo.

Autores originales: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Publicado 2026-07-28

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CC BY 4.0

Autores originales: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina el mundo dentro de tu smartphone como una ciudad bulliciosa donde diferentes vecindarios hablan diferentes idiomas. En el "Distrito de Bajo Consumo", los edificios son diminutos y eficientes, funcionando con una suave brisa de 0.9 voltios. Pero en el "Distrito de Alta Velocidad", los rascacielos son masivos y necesitan un viento rugiente de 1.8 voltios para funcionar. El problema es que estos distritos necesitan comunicarse entre sí constantemente. Si un mensaje del Distrito de Bajo Consumo intenta gritar directamente al Distrito de Alta Potencia, es demasiado silencioso para ser escuchado. Si el Distrito de Alta Potencia intenta susurrar de vuelta, podría fundir un fusible accidentalmente. Para solucionar esto, los ingenieros construyen "desplazadores de nivel" (level shifters): diminutos traductores que toman una señal silenciosa y la aumentan a una fuerte sin perder el ritmo o la sincronización.

Pero aquí está el truco: en el mundo de alta velocidad de los chips de radio modernos, el tiempo lo es todo. Si el traductor es incluso un poco lento, o si la señal "fuerte" llega una fracción de segundo después de la "silenciosa", todo el sistema tartamudea. Es como un baterista y un bajista intentando tocar una canción; si el bajista está incluso ligeramente fuera de sincronía, la música suena turbia y débil. Durante años, los ingenieros han luchado por construir traductores que sean lo suficientemente rápidos para seguir el ritmo frenético de la ciudad y lo suficientemente precisos para mantener el ritmo perfecto, todo esto utilizando muy poca energía. Este artículo se sumerge en ese desafío exacto, proponiendo un nuevo tipo de traductor que no solo habla dos idiomas, sino que canta en perfecta armonía.

Los autores de este artículo han diseñado un nuevo "Desplazador de Nivel de Voltaje Híbrido" (HVLS, por sus siglas en inglés) que actúa como un traductor de doble habla súper eficiente. En lugar de simplemente aumentar una señal de un voltaje bajo a uno alto, este nuevo chip hace algo ingenioso: genera dos salidas sincronizadas al mismo tiempo exacto. Una salida permanece en el voltaje bajo original, y la otra salta exactamente al doble de ese voltaje. Piensa en ello como un director de orquesta que, en lugar de simplemente entregar una batuta a un músico más fuerte, entrega instantáneamente dos batutas —una para la sección silenciosa y otra para la sección fuerte— asegurando que ambos comiencen a tocar en el mismo instante preciso. Esto es crucial para un tipo específico de amplificador de alta velocidad (llamado amplificador de potencia cascodo clase-D) donde dos transistores deben encenderse y apagarse en perfecta unión. Si están incluso ligeramente desfasados, el amplificador pierde potencia y eficiencia, de forma muy similar a un equipo de remo donde un remo se sumerge un milisegundo después que el otro.

Para demostrar que su idea funciona, el equipo construyó un prototipo de chip utilizando un proceso de fabricación muy avanzado de 22 nanómetros. No solo lo simularon en una computadora; lo midieron en el mundo real. Los resultados fueron impresionantes: el chip podía manejar señales cambiando a una velocidad vertiginosa de 12.2 GHz (eso es 12.2 mil millones de veces por segundo). A esta velocidad, consumía solo 4.43 microvatios de potencia por cada cambio y mantenía el jitter de tiempo (el "tambaleo" en el ritmo) increíblemente bajo, en menos de 150 femtosegundos. Para ponerlo en perspectiva, un femtosegundo es para un segundo lo que un segundo es para aproximadamente 31.7 millones de años. El chip es tan preciso que apenas tambalea.

El artículo también se toma un momento para explicar por qué las formas antiguas de hacer esto no funcionaban lo suficientemente bien. Analizaron tres tipos comunes de traductores utilizados en el pasado. Un tipo era rápido pero luchaba contra sí mismo, desperdiciando energía como el motor de un coche revolucionando mientras está en punto muerto. Otro tipo ahorraba energía pero era demasiado lento, como un caracol intentando seguir el ritmo de un coche de carreras. Un tercer tipo intentaba ser un compromiso, pero terminó siendo demasiado débil para manejar las cargas pesadas necesarias para los amplificadores modernos. Los autores argumentan que ninguno de estos diseños antiguos podía ser simultáneamente rápido, de bajo consumo y perfectamente sincronizado. Su nuevo diseño híbrido resuelve esto mediante el uso de una "red de retroalimentación de acoplamiento cruzado regenerativa". Imagina a un grupo de amigos pasándose una pelota; si un amigo comienza a correr, los demás reaccionan inmediatamente y aceleran para igualarlo, creando una reacción en cadena que hace que todo el grupo se mueva más rápido y de manera más fluida. Esto es exactamente lo que el chip hace con la electricidad, creando un bucle de autorreforzamiento que coloca la señal en su lugar instantáneamente.

En sus pruebas, el equipo demostró que este nuevo diseño puede operar a velocidades de hasta 19 GHz en simulaciones, aunque lo midieron a 12.2 GHz para estar seguros. También demostraron que incluso si la temperatura cambiaba o si el proceso de fabricación presentaba pequeñas variaciones (lo cual siempre sucede en la vida real), el chip permanecía estable y rápido. El artículo concluye que esta nueva arquitectura es un fuerte candidato para la próxima generación de sistemas inalámbricos, particularmente aquellos que operan en las emergentes bandas de frecuencia FR3, donde la velocidad y la sincronización son las claves para desbloquear datos más rápidos y conexiones más claras. Al resolver el problema del desajuste de tiempo sin necesidad de circuitos de calibración adicionales y voluminosos, este diminuto chip podría ayudar a que los futuros dispositivos inalámbricos sean más potentes y eficientes energéticamente.

Resumen Técnico: Un Desplazador de Nivel de Voltaje Híbrido Diferencial de Alta Velocidad con Salidas Multinivel Simultáneas

Planteamiento del Problema
Los sistemas modernos de señal mixta y radiofrecuencia (RF) digital, particularmente aquellos que utilizan amplificadores de potencia de capacitor conmutado (SCPA) y transmisores digitales, dependen cada vez más de arquitecturas de múltiples dominios de voltaje para mejorar la eficiencia y el rendimiento. Un cuello de botella crítico en estos sistemas es el desplazador de nivel de voltaje (VLS), que intercala la lógica digital de bajo voltaje ( $V_{DDL}$ ) con las etapas analógicas o de potencia de alto voltaje ( $V_{DDH}$ ).

Las topologías convencionales de VLS —específicamente los Desplazadores de Voltaje de Cascada Diferencial (DCVS), los Desplazadores de Espejo de Corriente de Corriente (CMLS) y los Desplazadores de Espejo de Corriente Wilson (WCMLS)— sufren de compromisos inherentes. Los diseños DCVS suelen sufrir corrientes de contención significativas que degradan la velocidad de conmutación y aumentan la potencia, especialmente con voltajes de entrada bajos. Las arquitecturas CMLS reducen la contención pero introducen un alto consumo de potencia estática debido a trayectorias de corriente continuas. Los diseños WCMLS eliminan la corriente estática pero sufren de una fuerza de accionamiento limitada y altos retardos de propagación, lo que los hace inadecuados para aplicaciones de alta frecuencia.

Además, en los amplificadores de potencia clase D cascodeados, los transistores PMOS superiores y NMOS inferiores deben ser accionados por señales en diferentes niveles de voltaje ( $V_{DDL}$ y $V_{DDH}$ ) que estén perfectamente sincronizadas. Las soluciones tradicionales suelen generar estas señales por separado o utilizan cadenas de retardo programables para alinearlas. Sin embargo, tales cadenas de retardo son sensibles a las variaciones de proceso, voltaje y temperatura (PVT) y requieren circuitos de calibración complejos. El artículo postula que incluso desajustes de tiempo menores entre estas señales de accionamiento pueden causar distorsión del ciclo de trabajo, degradando significativamente la potencia de salida del amplificador, particularmente a medida que las frecuencias de operación entran en el régimen de los multi-GHz.

Metodología y Arquitectura Propuesta
Para abordar estas limitaciones, los autores proponen una novedosa arquitectura de Desplazador de Nivel de Voltaje Híbrido (HVLS) diseñada para una operación de alta velocidad y bajo jitter. La innovación central reside en una red de retroalimentación regenerativa de acoplamiento cruzado que genera simultáneamente dos salidas sincronizadas: una al voltaje de suministro nominal ( $V_{DDL}$ ) y otra al doble de ese valor ( $V_{DDH} = 2V_{DDL}$ ).

El esquema del circuito integra varias técnicas de mejora:

Acoplamiento Cruzado Regenerativo: Un par PMOS de acoplamiento cruzado ( $P5-P6$ ) acelera las transiciones de salida introduciendo una fuerte retroalimentación positiva.
Mitigación de Contención: Dispositivos PMOS conectados en diodo ( $P3-P4$ ) se colocan en serie con los dispositivos NMOS ( $N5-N6$ ) para mitigar la contención de corriente entre las redes de tracción (pull-up) y de descarga (pull-down).
Aceleración Auxiliar: Los dispositivos NMOS ( $N5-N6$ ) actúan como transistores de acoplamiento cruzado con las compuertas conectadas a las salidas de alto voltaje, creando una trayectoria de corriente auxiliar que agudiza aún más las transiciones.
Limitación de Corriente: Los transistores $P1$ y $P2$ limitan la corriente de contención en las ramas externas, mientras que sus compuertas están polarizadas en $V_{DDL}$ para prevenir el sobreesfuerzo de la compuerta bajo altos voltajes de suministro.

Los autores desarrollaron un modelo analítico para cuantificar el impacto del desajuste de retardo en la potencia de salida de los PA clase D cascodeados. Este modelo considera tanto condiciones de conmutación ideales como escenarios no ideales que involucran tiempos finitos de subida/bajada y capacitancias parásitas. El análisis demuestra que el desajuste de retardo introduce una constante de tiempo durante el flanco de conmutación, modelando efectivamente la transición como una combinación de señales de rampa y exponenciales, lo que reduce el coeficiente de Fourier fundamental de la forma de onda de salida y, por ende, la potencia de salida.

Contribuciones Clave

Generación Multinivel Simultánea: El HVLS genera tanto la salida de bajo voltaje ( $V_{DDL}$ ) como la de alto voltaje ( $V_{DDH}$ ) de manera simultánea y sincrónica, eliminando la necesidad de circuitos externos de calibración de retardo en aplicaciones de PA cascodeados.
Operación de Alta Velocidad: La arquitectura está optimizada para operar más allá de la barrera de los multi-GHz, apuntando a aplicaciones emergentes de la banda de Rango de Frecuencia 3 (FR3).
Bajo Jitter: La red de retroalimentación regenerativa está diseñada para minimizar la incertidumbre de tiempo (jitter), un parámetro crítico para mantener la pureza espectral en transmisores digitales.
Modelado Analítico: El artículo proporciona una derivación detallada de la degradación de la potencia de salida en los PA clase D cascodeados debido al desajuste de retardo, ofreciendo una base teórica para la necesidad de un desplazamiento de nivel sincrónico.

Resultados Experimentales
Se fabricó un prototipo del HVLS, incluyendo una red de adaptación de impedancia y un pre-driver para caracterización, en una tecnología de proceso 22-nm FD-SOI.

Rendimiento: El circuito fue caracterizado a 12.2 GHz. Logró un jitter de salida de menos de 150 fs-rms.
Eficiencia de Potencia: A 12.2 GHz, el núcleo del HVLS disipa 4.43 µW por ciclo de conmutación. La potencia total del circuito de prueba (incluyendo los drivers) es de 12.35 µW/ciclo.
Área: El área total del die es de $477 \times 462 \, \mu m^2$ , con el núcleo activo del HVLS ocupando solo $3.26 \times 2 \, \mu m^2$ .
Rango de Frecuencia: Simulaciones post-layout indican que el circuito puede soportar frecuencias de hasta aproximadamente 19 GHz.
Comparación: Comparado con los desplazadores de nivel de vanguardia, el diseño propuesto demuestra un rendimiento superior en el régimen de alta frecuencia, logrando una Figura de Mérito (FOM) de 117,278 en modo de operación de RF, superando significativamente a trabajos previos caracterizados principalmente en frecuencias de MHz.

Significancia y Reivindicaciones
El artículo afirma que el HVLS propuesto resuelve dos problemas críticos en sistemas de voltaje mixto de alta velocidad: la generación de salidas multinivel sincronizadas y la eliminación de la degradación de potencia inducida por el desajuste de tiempo en amplificadores clase D cascodeados. Al eliminar la necesidad de cadenas de retardo programables, el diseño simplifica la arquitectura del sistema y mejora la robustez contra las variaciones de PVT. Los autores aseveran que esta arquitectura permite la implementación práctica de topologías clase D cascodeadas de alta velocidad, las cuales son esenciales para los sistemas inalámbricos de próxima generación y los transmisores digitales de RF. El trabajo se presenta como una solución general para el desplazamiento de nivel de baja latencia y alto jitter en tecnologías CMOS avanzadas, apta para aplicaciones que van desde E/S digitales hasta la gestión de potencia de señal mixta.

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