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Analysis of Edge Mismatch and Output Power Degradation in Cascoded Class-D Power Amplifiers Using Dual-Range Voltage Level Shifters

Questo articolo presenta un level shifter ad alto voltaggio, rigenerativo e cross-coupled, a basso jitter, fabbricato in tecnologia 22-nm FD-SOI, che genera uscite di tensione a doppio intervallo sincronizzate per consentire il pilotaggio diretto di amplificatori di potenza di classe D cascodati senza circuiti di calibrazione del ritardo aggiuntivi, raggiungendo un jitter inferiore a 150 fs a 12,2 GHz con un consumo di potenza ultra-basso.

Autori originali: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Pubblicato 2026-07-28

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CC BY 4.0

Autori originali: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immaginate il mondo all'interno del vostro smartphone come una città frenetica dove diversi quartieri parlano lingue diverse. Nel "Quartiere a Basso Consumo", gli edifici sono minuscoli ed efficienti, alimentati da una leggera brezza da 0,9 volt. Ma nel "Quartiere ad Alta Velocità", i grattacieli sono massicci e hanno bisogno di un vento ruggente da 1,8 volt per funzionare. Il problema è che questi quartieri devono comunicare costantemente tra loro. Se un messaggio dal Quartiere a Basso Consumo prova a gridare direttamente al Quartiere ad Alta Velocità, è troppo debole per essere sentito. Se il Quartiere ad Alta Velocità prova a sussurrare in risposta, potrebbe accidentalmente bruciare un fusibile. Per risolvere questo problema, gli ingegneri costruiscono dei "level shifter" (traslatori di livello): piccoli traduttori che prendono un segnale debole e lo amplificano in uno forte senza perdere il ritmo o la tempistica.

Ma ecco il problema: nel mondo ad alta velocità dei moderni chip radio, la tempistica è tutto. Se il traduttore è anche solo un tantino lento, o se il segnale "forte" arriva una frazione di secondo dopo quello "debole", l'intero sistema sfarfalla. È come un batterista e un bassista che cercano di suonare una canzone; se il bassista è anche solo leggermente fuori sincrono, la musica suona confusa e debole. Per anni, gli ingegneri hanno lottato per costruire traduttori che fossero sia abbastanza veloci da tenere il passo con il ritmo frenetico della città, sia abbastanza precisi da mantenere perfetto il ritmo, il tutto utilizzando pochissima energia. Questo articolo approfondisce proprio questa sfida, proponendo un nuovo tipo di traduttore che non si limita a parlare due lingue, ma canta in perfetta armonia.

Gli autori di questo articolo hanno progettato un nuovo "Hybrid Voltage Level Shifter" (HVLS) che agisce come un traduttore super efficiente e a doppia voce. Invece di limitarsi ad amplificare un segnale da una tensione bassa a una alta, questo nuovo chip fa qualcosa di astuto: genera due uscite sincronizzate esattamente nello stesso momento. Un'uscita rimane alla tensione bassa originale, e l'altra balza esattamente al doppio di quella tensione. Pensatelo come un direttore d'orchestra che, invece di consegnare semplicemente una bacchetta a un musicista più forte, consegna istantaneamente due bacchette — una per la sezione tranquilla e una per la sezione forte — assicurando che entrambi inizino a suonare nello stesso identico istante. Questo è fondamentale per un tipo specifico di amplificatore ad alta velocità (chiamato amplificatore di potenza cascoded class-D) dove due transistor devono accendersi e spegnersi in perfetto unisono. Se sono anche solo leggermente fuori fase, l'amplificatore perde potenza ed efficienza, proprio come una squadra di canottaggio in cui un remo si immerge un millisecondo dopo l'altro.

Per dimostrare che la loro idea funziona, il team ha costruito un prototipo di chip utilizzando un processo di produzione molto avanzato a 22 nanometri. Non si sono limitati a simularlo su un computer; lo hanno effettivamente misurato nel mondo reale. I risultati sono stati impressionanti: il chip può gestire segnali che commutano a una velocità vertiginosa di 12,2 GHz (ovvero 12,2 miliardi di volte al secondo). A questa velocità, consuma solo 4,43 microwatt di potenza per commutazione e mantiene il jitter di temporizzazione (l'oscillazione del ritmo) incredibilmente basso, a meno di 150 femtosecondi. Per dare un'idea, un femtosecondo è per un secondo ciò che un secondo è per circa 31,7 milioni di anni. Il chip è così preciso che quasi non oscilla affatto.

L'articolo prende anche un momento per spiegare perché i vecchi metodi non funzionavano abbastanza bene. Hanno esaminato tre tipi comuni di traduttori utilizzati in passato. Un tipo era veloce ma combatteva contro se stesso, sprecando energia come il motore di un'auto che accelera mentre è in folle. Un altro tipo risparmiava energia ma era troppo lento, come una lumaca che cerca di tenere il passo di un'auto da corsa. Un terzo tipo cercava di essere un compromesso, ma finiva per essere troppo debole per pilotare i carichi pesanti richiesti dai moderni amplificatori. Gli autori sostengono che nessuno di questi vecchi design potesse essere simultaneamente veloce, a basso consumo e perfettamente sincronizzato. Il loro nuovo design ibrido risolve questo problema utilizzando una "rete di feedback cross-coupled rigenerativa". Immaginate un gruppo di amici che si passano una palla; se un amico inizia a correre, gli altri reagiscono immediatamente e accelerano per pareggiare il passo, creando una reazione a catena che rende l'intero gruppo più veloce e fluido. Questo è esattamente ciò che il chip fa con l'elettricità, creando un ciclo auto-rinforzante che posiziona il segnale istantaneamente.

Nei loro test, il team ha dimostrato che questo nuovo design può operare a velocità fino a 19 GHz nelle simulazioni, sebbene lo abbiano misurato a 12,2 GHz per sicurezza. Hanno anche dimostrato che anche se la temperatura cambiava o i processi di produzione presentavano piccole variazioni (cosa che accade sempre nella realtà), il chip rimaneva stabile e veloce. L'articolo conclude che questa nuova architettura è un forte candidato per la prossima generazione di sistemi wireless, in particolare per quelli che operano nelle emergenti bande di frequenza FR3, dove la velocità e la sincronizzazione sono le chiavi per sbloccare dati più veloci e connessioni più chiare. Risolvendo il problema del disallineamento temporale senza la necessità di circuiti di calibrazione aggiuntivi e ingombranti, questo minuscolo chip potrebbe aiutare a rendere i futuri dispositivi wireless più potenti ed efficienti dal punto di vista energetico.

Sintesi Tecnica: Un Livellatore di Tensione Ibrido Differenziale ad Alta Velocità con Uscite Multi-Livello Simultanee

Enunciato del Problema
I moderni sistemi a segnale misto e radiofrequenza (RF) digitale, in particolare quelli che utilizzano amplificatori di potenza a condensatore commutato (SCPA) e trasmettitori digitali, si affidano sempre più ad architetture a più domini di tensione per migliorare l'efficienza e le prestazioni. Un collo di bottiglia critico in questi sistemi è il livellatore di tensione (VLS), che interfaccia la logica digitale a bassa tensione ( $V_{DDL}$ ) con gli stadi analogici o di potenza ad alta tensione ( $V_{DDH}$ ).

Le topologie convenzionali VLS — specificamente i Livellatori di Tensione Differenziali a Cascata (DCVS), i Livellatori di Tensione a Specchio di Corrente (CMLS) e i Livellatori di Tensione a Specchio di Corrente Wilson (WCMLS) — soffrono di intrinseci compromessi. I design DCVS spesso soffrono di significative correnti di contesa che degradano la velocità di commutazione e aumentano la potenza, specialmente a basse tensioni di ingresso. Le architetture CMLS riducono la contesa ma introducono un elevato consumo di potenza statica a causa dei percorsi di corrente continui. I design WCMLS eliminano la corrente statica ma soffrono di una forza di pilotaggio limitata e di ritardi di propagazione elevati, rendendoli inadatti per applicazioni ad alta frequenza.

Inoltre, negli amplificatori di potenza di classe D cascodati, i transistor PMOS superiori e NMOS inferiori devono essere pilotati da segnali a diversi livelli di tensione ( $V_{DDL}$ e $V_{DDH}$ ) che siano perfettamente sincronizzati. Le soluzioni tradizionali spesso generano questi segnali separatamente o utilizzano catene di ritardo programmabili per allinearli. Tali catene di ritardo sono sensibili alle variazioni di processo, tensione e temperatura (PVT) e richiedono circuiti di calibrazione complessi. Il documento postula che anche lievi disallineamenti temporali tra questi segnali di pilotaggio possono causare una distorsione del duty-cycle, degradando significativamente la potenza di uscita dell'amplificatore, in particolare quando le frequenze operative entrano nel regime dei multi-GHz.

Metodologia e Architettura Proposta
Per affrontare tali limitazioni, gli autori propongono una nuova architettura Hybrid Voltage Level Shifter (HVLS) progettata per un funzionamento ad alta velocità e basso jitter. L'innovazione principale risiede in una rete di feedback cross-coupled rigenerativa che genera simultaneamente due uscite sincronizzate: una alla tensione di alimentazione nominale ( $V_{DDL}$ ) e una al doppio di tale valore ( $V_{DDH} = 2V_{DDL}$ ).

Lo schema del circuito integra diverse tecniche di potenziamento:

Cross-Coupling Rigenerativo: Una coppia di PMOS cross-coupled ( $P5-P6$ ) accelera le transizioni di uscita introducendo un forte feedback positivo.
Mitigazione della Contesa: Dispositivi PMOS con diodi connessi ( $P3-P4$ ) sono posti in serie con i dispositivi NMOS ( $N5-N6$ ) per mitigare la contesa di corrente tra le reti di pull-up e pull-down.
Accelerazione Ausiliaria: I dispositivi NMOS ( $N5-N6$ ) agiscono come transistor cross-coupled con i gate collegati alle uscite ad alta tensione, creando un percorso di corrente ausiliario che affina ulteriormente le transizioni.
Limitazione della Corrente: I transistor $P1$ e $P2$ limitano la corrente di contesa nei rami esterni, mentre i loro gate sono polarizzati a $V_{DDL}$ per prevenire lo stress del gate sotto alte tensioni di alimentazione.

Gli autori hanno sviluppato un modello analitico per quantificare l'impatto del disallineamento di ritardo sulla potenza di uscita dei PA di classe D cascodati. Questo modello considera sia le condizioni di commutazione ideali che gli scenari non ideali che coinvolgono tempi di salita/discesa finiti e capacità parassite. L'analisi dimostra che il disallineamento di ritardo introduce una costante di tempo durante l'evento di commutazione, modellando efficacemente la transizione come una combinazione di segnali a rampa ed esponenziali, il che riduce il coefficiente di Fourier fondamentale della forma d'onda in uscita e quindi la potenza di uscita.

Contributi Chiave

Generazione Multi-Livello Simultanea: L'HVLS genera simultaneamente e in modo sincrono le uscite a bassa tensione ( $V_{DDL}$ ) e ad alta tensione ( $V_{DDH}$ ), eliminando la necessità di circuiti esterni di calibrazione del ritardo nelle applicazioni di PA cascodati.
Operazione ad Alta Velocità: L'architettura è ottimizzata per operare ben oltre la barriera dei multi-GHz, puntando alle emergenti applicazioni nella banda Frequency Range 3 (FR3).
Basso Jitter: La rete di feedback rigenerativa è progettata per minimizzare l'incertezza temporale (jitter), un parametro critico per mantenere la purezza spettrale nei trasmettitori digitali.
Modellazione Analitica: Il documento fornisce una derivazione dettagliata del degrado della potenza di uscita nei PA di classe D cascodati dovuto al disallineamento di ritardo, offrendo una base teorica per la necessità di un level shifting sincrono.

Risultati Sperimentali
Un prototipo dell'HVLS, inclusa una rete di adattamento di impedenza e un pre-driver per la caratterizzazione, è stato fabbricato in una tecnologia a 22 nm FD-SOI.

Prestazioni: Il circuito è stato caratterizzato a 12,2 GHz. Ha raggiunto un jitter di uscita inferiore a 150 fs-rms.
Efficienza di Potenza: A 12,2 GHz, il nucleo HVLS dissipa 4,43 µW per ciclo di commutazione. La potenza totale del circuito di test (inclusi i driver) è di 12,35 µW/ciclo.
Area: L'area totale del die è di $477 \times 462 \, \mu m^2$ , con il nucleo attivo HVLS che occupa solo $3,26 \times 2 \, \mu m^2$ .
Range di Frequenza: Le simulazioni post-layout indicano che il circuito può supportare frequenze fino a circa 19 GHz.
Confronto: Rispetto ai level shifter allo stato dell'arte, il design proposto dimostra prestazioni superiori nel regime ad alta frequenza, raggiungendo un Figure-of-Merit (FOM) di 117.278 in modalità operativa RF, superando significativamente i lavori precedenti caratterizzati principalmente a frequenze MHz.

Significatività e Rivendicazioni
Il documento afferma che l'HVL proposto risolve due problemi critici nei sistemi a tensione mista ad alta velocità: la generazione di uscite multi-livello sincronizzate e l'eliminazione del degrado della potenza indotto dal disallineamento temporale nei way amplificatori di classe D cascodati. Rimuovendo la necessità di catene di ritardo programmabili, il design semplifica l'architettura del sistema e migliora la robustezza contro le variazioni PVT. Gli autori sostengono che questa architettura consente l'implementazione pratica di topologie di classe D cascodate ad alta velocità, essenziali per i sistemi wireless di prossima generazione e i trasmettitori RF digitali. Il lavoro è presentato come una soluzione generale per il level shifting ad alta velocità e basso jitter nelle tecnologie CMOS avanzate, adatto per applicazioni che vanno dai I/O digitali alla gestione della potenza a segnale misto.

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