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Analysis of Edge Mismatch and Output Power Degradation in Cascoded Class-D Power Amplifiers Using Dual-Range Voltage Level Shifters

Este artigo apresenta um deslocador de nível de alta tensão regenerativo, acoplado cruzadamente e de baixo jitter, fabricado em tecnologia 22-nm FD-SOI que gera saídas de tensão de dupla faixa sincronizadas para permitir o acionamento direto de amplificadores de potência classe D cascateados sem circuitos adicionais de calibração de atraso, alcançando sub-150-fs de jitter a 12,2 GHz com consumo de potência ultra baixo.

Autores originais: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Publicado 2026-07-28

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CC BY 4.0

Autores originais: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine o mundo dentro do seu smartphone como uma cidade movimentada onde diferentes bairros falam línguas diferentes. No "Distrito de Baixa Potência", os edifícios são minúsculos e eficientes, funcionando com uma brisa suave de 0,9 volts. Mas no "Distrito de Alta Velocidade", os arranha-céus são massivos e precisam de um vento rugidor de 1,8 volt para funcionar. O problema é que esses distritos precisam conversar entre si constantemente. Se uma mensagem do Distrito de Baixa Potência tentar gritar diretamente para o Distrito de Alta Potência, ela será silenciosa demais para ser ouvida. Se o Distrito de Alta Potência tentar sussurrar de volta, pode acidentalmente queimar um fusível. Para resolver isso, os engenheiros constroem "deslocadores de nível" (level shifters) — pequenos tradutores que pegam um sinal silencioso e o amplificam para um sinal alto sem perder o ritmo ou o tempo.

Mas aqui está o detalhe: no mundo de alta velocidade dos chips de rádio modernos, o tempo é tudo. Se o tradutor for mesmo que um pouquinho lento, ou se o sinal "alto" chegar uma fração de segundo depois do sinal "baixo", todo o sistema engasga. É como um baterista e um baixista tentando tocar uma música; se o baixista estiver mesmo que ligeiramente fora de sincronia, a música soará turva e fraca. Durante anos, os engenheiros lutaram para construir tradutores que fossem rápidos o suficiente para acompanhar o ritmo frenético da cidade e precisos o suficiente para manter o ritmo perfeito, tudo isso usando pouquíssima energia. Este artigo mergulha exatamente nesse desafio, propondo um novo tipo de tradutor que não apenas fala duas línguas, mas canta em perfeita harmonia.

Os autores deste artigo projetaram um novo "Deslocador de Nível de Tensão Híbrido" (HVLS - Hybrid Voltage Level Shifter) que atua como um tradutor super eficiente de dupla via. Em vez de apenas amplificar um sinal de baixa tensão para alta tensão, este novo chip faz algo inteligente: ele gera dois sinais sincronizados ao exato mesmo tempo. Um sinal permanece na tensão baixa original, e o outro salta para exatamente o dobro dessa tensão. Pense nisso como um maestro que, em vez de apenas entregar uma batuta para um músico mais alto, entrega instantaneamente duas batutas — uma para a seção silenciosa e outra para a seção alta — garantindo que ambos comecem a tocar no exato mesmo instante. Isso é crucial para um tipo específico de amplificador de alta velocidade (chamado de amplificador de potência cascodo classe D), onde dois transistores devem ligar e desligar em perfeita uníssono. Se eles estiverem minimamente fora de passo, o amplificador perde potência e eficiência, muito parecido com uma equipe de remo onde um remo mergulha um milissegundo depois do outro.

Para provar que sua ideia funciona, a equipe construiu um protótipo de chip usando um processo de fabricação muito avançado de 22 nanômetros. Eles não apenas simularam em um computador; eles realmente o mediram no mundo real. Os resultados foram impressionantes: o chip pôde lidar com sinais alternando a uma velocidade vertiginosa de 12,2 GHz (isso é 12,2 bilhões de vezes por segundo). Nessa velocidade, ele consumiu apenas 4,43 microwatts de potência por chaveamento e manteve o jitter de tempo (o "balanço" no ritmo) incrivelmente baixo, em menos de 150 femtossegundos. Para colocar em perspectiva, um femtossegundo é para um segundo o que um segundo é para cerca de 31,7 milhões de anos. O chip é tão preciso que mal oscila.

O artigo também dedica um momento para explicar por que as formas antigas de fazer isso não funcionavam bem o suficiente. Eles analisaram três tipos comuns de tradutores usados no passado. Um tipo era rápido, mas entrava em conflito consigo mesmo, desperdiçando energia como um motor de carro acelerando no ponto morto. Outro tipo economizava energia, mas era muito lento, como um caracol tentando acompanhar um carro de corrida. Um terceiro tipo tentou ser um meio-termo, mas acabou sendo fraco demais para acionar as cargas pesadas necessárias para os amplificadores modernos. Os autores argumentam que nenhum desses designs antigos poderia ser simultaneamente rápido, de baixa potência e perfeitamente sincronizado. O novo design híbrico resolve isso usando uma "rede de feedback de acoplamento cruzado regenerativa". Imagine um grupo de amigos passando uma bola; se um amigo começa a correr, os outros reagem imediatamente e aceleram para acompanhá-lo, criando uma reação em cadeia que faz todo o grupo se mover mais rápido e de forma mais suave. É exatamente isso que o chip faz com a eletricidade, criando um loop de autorreforço que posiciona o sinal instantaneamente.

Em seus testes, a equipe mostrou que esse novo design poderia operar em velocidades de até 19 GHz em simulações, embora tenham medido em 12,2 GHz para garantir a segurança. Eles também demonstraram que, mesmo que a temperatura mudasse ou que ocorressem pequenas variações no processo de fabricação (o que sempre acontece na vida real), o chip permanecia estável e rápido. O artigo conclui que esta nova arquitetura é uma forte candidata para a próxima geração de sistemas sem fio, particularmente aqueles operando nas emergentes bandas de frequência FR3, onde a velocidade e a sincronização são as chaves para desbloquear dados mais rápidos e conexões mais claras. Ao resolver o problema do descompasso de tempo sem a necessidade de circuitos de calibração extras e volumosos, este pequeno chip pode ajudar a tornar os futuros dispositivos sem fio mais poderosos e energeticamente eficientes.

Resumo Técnico: Um Deslocador de Nível de Tensão Híbrido Diferencial de Alta Velocidade com Saídas Multinível Simultâneas

Definição do Problema
Sistemas modernos de sinais mistos e radiofrequência (RF) digital, particularmente aqueles que utilizam amplificadores de potência de capacitor comutado (SCPA) e transmissores digitais, dependem cada vez mais de arquiteturas de múltiplos domínios de tensão para aumentar a eficiência e o desempenho. Um gargalo crítico nesses sistemas é o deslocador de nível de tensão (VLS), que faz a interface entre a lógica digital de baixa tensão ( $V_{DDL}$ ) e os estágios analógicos ou de potência de alta tensão ( $V_{DDH}$ ).

Topologias convencionais de VLS — especificamente os Deslocadores de Tensão de Cascata Diferencial (DCVS), os Deslocadores de Espelho de Corrente (CMLS) e os Deslocadores de Espelho de Corrente Wilson (WCMLS) — sofrem de compromissos inerentes. Projetos DCVS frequentemente sofrem com correntes de contenda significativas que degradam a velocidade de comutação e aumentam o consumo de potência, especialmente em baixas tensões de entrada. Arquiteturas CMLS reduzem a contenda, mas introduzem alto consumo de potência estática devido a caminhos de corrente contínuos. Projetos WCMLS eliminam a corrente estática, mas sofrem com força de acionamento limitada e altos atrasos de propagação, tornando-os inadequados para aplicações de alta frequência.

Além disso, em amplificadores de potência classe D cascateados, os transistores PMOS superiores e NMOS inferiores devem ser acionados por sinais em diferentes níveis de tensão ( $V_{DDL}$ e $V_{DDH}$ ) que estejam perfeitamente sincronizados. Soluções tradicionais frequentemente geram esses sinais separadamente ou utilizam cadeias de atraso programáveis para alinhá-los. Tais cadeias de atraso são sensíveis a variações de processo, tensão e temperatura (PVT) e requerem circuitos de calibração complexos. O artigo postula que mesmo pequenos descasamentos de tempo entre esses sinais de acionamento podem causar distorção de ciclo de trabalho (duty-cycle), degradando significativamente a potência de saída do amplificador, particularmente conforme as frequências de operação entram no regime de multi-GHz.

Metodologia e Arquitetura Proposta
Para abordar essas limitações, os autores propõem uma nova arquitetura de Deslocador de Nível de Tensão Híbrido (HVLS) projetada para operação de alta velocidade e baixo jitter. A inovação central reside em uma rede de realimentação cruzada regenerativa que gera simultaneamente dois outputs sincronizados: um na tensão de alimentação nominal ( $V_{DDL}$ ) e outro no dobro desse valor ( $V_{DDH} = 2V_{DDL}$ ).

O esquema do circuito integra várias técnicas de aprimoramento:

Acoplamento Cruzado Regenerativo: Um par PMOS acoplado em cruz ( $P5-P6$ ) acelera as transições de saída ao introduzir uma forte realimentação positiva.
Mitigação de Contenda: Dispositivos PMOS conectados como diodo ( $P3-P4$ ) são colocados em série com dispositivos NMOS ( $N5-N6$ ) para mitigar a contenda de corrente entre as redes de pull-up e pull-down.
Aceleração Auxiliar: Os dispositivos NMOS ( $N5-N6$ ) atuam como transistores acoplados em cruz com as portas conectadas às saídas de alta tensão, criando um caminho de corrente auxiliar que agudiza ainda mais as transições.
Limitação de Corrente: Os transistores $P1$ e $P2$ limitam a corrente de contenda nos ramos externos, enquanto suas portas são polarizadas em $V_{DDL}$ para evitar sobrecarga de porta sob altas tensões de alimentação.

Os autores desenvolveram um modelo analítico para quantificar o impacto do descasamento de atraso na potência de saída de PAs classe D cascateados. Este modelo considera tanto condições de comutação ideais quanto cenários não ideais envolvendo tempos finitos de subida/descida e capacitâncias parasitas. A análise demonstra que o descasamento de atraso introduz uma constante de tempo durante a borda de comutação, modelando efetivamente a transição como uma combinação de sinais de rampa e exponenciais, o que reduz o coeficiente de Fourier fundamental da forma de onda de saída e, consequentemente, a potência de saída.

Principais Contribuições

Geração Multinível Simultânea: O HVLS gera tanto a saída de baixa tensão ( $V_{DDL}$ ) quanto a de alta tensão ( $V_{DDH}$ ) de forma simultânea e síncrona, eliminando a necessidade de circuitos externos de calibração de atraso em aplicações de PA cascateados.
Operação de Alta Velocidade: A arquitetura é otimizada para operar bem além da barreira de multi-GHz, visando aplicações emergentes da banda de Frequência de Faixa 3 (FR3).
Baixo Jitter: A rede de realimentação regenerativa é projetada para minimizar a incerteza de tempo (jitter), um parâmetro crítico para manter a pureza espectral em transmissores digitais.
Modelagem Analítica: O artigo fornece uma derivação detalhada da degradação da potência de saída em PAs classe D cascateados devido ao descasamento de atraso, oferecendo uma base teórica para a necessidade de deslocamento de nível síncrono.

Resultados Experimentais
Um protótipo do HVLS, incluindo uma rede de casamento de impedância e um pré-driver para caracterização, foi fabricado em uma tecnologia de processo FD-SOI de 22 nm.

Desempenho: O circuito foi caracterizado a 12,2 GHz. Alcançou um jitter de saída inferior a 150 fs-rms.
Eficiência de Potência: A 12,2 GHz, o núcleo do HVLS dissipa 4,43 µW por ciclo de comutação. O consumo de potência total do circuito de teste (incluindo drivers) é de 12,35 µW/ciclo.
Área: A área total do die é de $477 \times 462 \, \mu m^2$ , com o núcleo ativo do HVLS ocupando apenas $3,26 \times 2 \, \mu m^2$ .
Faixa de Frequência: Simulações pós-layout indicam que o circuito pode suportar frequências de até aproximadamente 19 GHz.
Comparação: Comparado a deslocadores de nível de última geração, o projeto proposto demonstra desempenho superior no regime de alta frequência, alcançando um Fator de Mérito (FOM) de 117.278 em modo de operação RF, superando significativamente trabalhos anteriores caracterizados primariamente em frequências de MHz.

Significância e Alegações
O artigo afirma que o HVLS proposto resolve dois problemas críticos em sistemas de tensões mistas de alta velocidade: a geração de saídas multinível sincronizadas e a eliminação da degradação de potência induzida pelo descasamento de tempo em amplificadores classe D cascateados. Ao remover a necessidade de cadeias de atraso programáveis, o design simplifica a arquitetura do sistema e melhora a robustez contra variações de PVT. Os autores afirmam que esta arquitetura permite a implementação prática de topologias classe D cascateadas de alta velocidade, que são essenciais para sistemas sem fio de próxima geração e transmissores de RF digitais. O trabalho é apresentado como uma solução geral para o deslocamento de nível de baixa jitter e alta velocidade em tecnologias CMOS avançadas, adequadas para aplicações que variam de I/Os digitais a gerenciamento de energia de sinais mistos.

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