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Analysis of Edge Mismatch and Output Power Degradation in Cascoded Class-D Power Amplifiers Using Dual-Range Voltage Level Shifters

본 논문은 추가적인 지연 보정 회로 없이도 캐스코드형 클래스 D 전력 증폭기를 직접 구동할 수 있도록 동기화된 듀얼 레인지 전압 출력을 생성하며, 12.2 GHz에서 150 fs 미만의 지터를 달성함과 동시에 초저전력 소비를 실현하는 22-nm FD-SOI 기술 기반의 저지터 재생형 교차 결합 고전압 레벨 시프터를 제시한다.

원저자: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

게시일 2026-07-28

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CC BY 4.0

원저자: Behdad Jamadi, Meysam Sohani Darban, Jeffrey S. Walling

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신의 스마트폰 내부 세계를 서로 다른 언어를 사용하는 구역들이 모여 있는 북적이는 도시라고 상상해 보십시오. "저전력 구역(Low-Power District)"의 건물들은 아주 작고 효율적이며, 0.9볼트의 부드러운 미풍을 동력으로 움직입니다. 하지만 "고속 전력 구역(High-Speed Power District)"에서는 거대한 마천루들이 우뚝 솟아 있으며, 기능을 수행하기 위해 1.8볼트의 포효하는 강풍을 필요로 합니다. 문제는 이 구역들이 끊임없이 서로 대화를 나누어야 한다는 점입니다. 만약 저전력 구역에서 온 메시지가 고전력 구역을 향해 직접 소리를 지르려 한다면, 너무 작아서 들리지 않을 것입니다. 반대로 고전력 구역이 속삭이듯 대답하려 한다면, 실수로 퓨즈를 끊어버릴 수도 있습니다. 이를 해결하기 위해 엔지니어들은 "레벨 시프터(level shifter)"를 만듭니다. 이는 작은 신호를 리듬이나 타이밍을 잃지 않으면서도 큰 소리로 증폭시켜 주는 아주 작은 번역가와 같습니다.

하지만 여기 함정이 있습니다. 현대의 무선 칩이라는 고속 세계에서는 타이밍이 전부라는 것입니다. 만약 번역가가 아주 조금이라도 느리거나, "큰" 신호가 "작은" 신호보다 아주 찰나의 순간이라도 늦게 도착한다면, 전체 시스템은 버벅거리게 됩니다. 이는 마치 드러머와 베이스 연주자가 한 곡을 연주하는 것과 같습니다. 베이스 연주자가 아주 조금이라도 박자가 어긋나면, 음악은 탁하고 힘이 없게 들립니다. 수년 동안 엔지니어들은 도시의 광적인 속도를 따라잡을 만큼 빠르면서도, 리듬을 완벽하게 유지할 만큼 정밀하며, 동시에 에너지를 매우 적게 사용하는 번역기를 만드는 데 어려움을 겪어 왔습니다. 이 논문은 바로 그 과제를 다루며, 단순히 두 가지 언어를 말하는 것을 넘어 완벽한 화음으로 노래하는 새로운 종류의 번역기를 제안합니다.

이 논문의 저자들은 마치 초효율적인 '이중 언어 구사 번역가'처럼 작동하는 새로운 "하이브리드 전압 레벨 시프터(Hybrid Voltage Level Shifter, HVLS)"를 설계했습니다. 이 칩은 단순히 낮은 전압의 신호를 높은 전압으로 높이는 것에 그치지 않고, 매우 영리한 방식을 사용합니다. 바로 두 개의 동기화된 출력을 정확히 동시에 생성하는 것입니다. 하나의 출력은 원래의 낮은 전압을 유지하고, 다른 하나는 정확히 그 두 배의 전압으로 뛰어오릅니다. 이것은 마치 지휘자가 단순히 더 큰 소리를 내는 음악가에게 지휘봉을 건네주는 대신, 조용한 섹션과 큰 섹션 모두에게 즉시 두 개의 지휘봉을 나누어 주어 두 섹션이 정확히 같은 순간에 연주를 시작하도록 보장하는 것과 같습니다. 이는 두 개의 트랜지스터가 완벽한 일치를 이루며 켜지고 꺼져야 하는 특정 유형의 고속 증폭기(캐스코드드 클래스-D 전력 증폭기라고 불리는)에서 매우 중요합니다. 만약 두 트랜지스터가 조금이라도 박자가 어긋나면, 마치 한 명의 노가 다른 명보다 1밀리초 늦게 물을 젓는 조정 팀처럼 증폭기의 전력과 효율이 떨어지게 됩니다.

자신의 아이디어가 효과가 있음을 증명하기 위해, 연구팀은 매우 진보된 22나노미터 제조 공정을 사용하여 프로토타입 칩을 제작했습니다. 그들은 단순히 컴퓨터로 시뮬레이션만 한 것이 아니라, 실제로 현실 세계에서 측정했습니다. 결과는 인상적이었습니다. 이 칩은 12.2 GHz(초당 122억 번)라는 엄청난 속도로 전환되는 신호를 처리할 수 있었습니다. 이 속도에서 칩은 스위치당 단 4.43 마이크로와트의 전력만을 소비했으며, 타이밍 지터(리듬의 "흔들림")를 150 펨토초 미만으로 극도로 낮게 유지했습니다. 이해를 돕기 위해 설명하자면, 펨토초는 1초와 약 3,170만 년 사이의 관계와 같습니다. 이 칩은 매우 정밀하여 거의 흔들림이 없습니다.

또한 이 논문은 기존의 방식들이 왜 충분하지 않았는지 잠시 설명합니다. 저자들은 과거에 사용되었던 세 가지 일반적인 유형의 번역기를 살펴보았습니다. 첫 번째 유형은 빠르지만 스스로와 싸우며, 중립 기어에서 엔진을 공회전시키는 자동차처럼 에너지를 낭비했습니다. 두 번째 유형은 에너지는 아꼈지만, 레이싱 카를 따라잡으려는 달팽이처럼 너무 느렸습니다. 세 번째 유형은 절충안을 찾으려 했으나, 현대의 증폭기에 필요한 무거운 부하를 구동하기에는 너무 약했습니다. 저자들은 기존의 설계 중 그 어떤 것도 빠르고, 저전력이면서, 동시에 완벽하게 동기화될 수는 없었다고 주장합니다. 그들의 새로운 하이브리드 설계는 "재생형 교차 결합 피드백 네트워크(regenerative cross-coupled feedback network)"를 사용하여 이 문제를 해결합니다. 친구들이 공을 주고받는 상황을 상상해 보십시오. 만약 한 친구가 달리기 시작하면 다른 친구들도 즉시 반응하여 속도를 맞춰 움직이며, 전체 그룹이 더 빠르고 매끄럽게 움직이도록 만드는 연쇄 반응을 일으킵니다. 이것이 바로 칩이 전기를 다루는 방식이며, 신호를 즉각적으로 자리를 잡게 만드는 자기 강화 루프를 생성합니다.

테스트에서 연구팀은 이 새로운 설계가 시뮬레이션상에서 최대 19 GHz의 속도까지 작동할 수 있음을 보여주었으나, 안전을 위해 실제 측정은 12.2 GHz에서 수행했습니다. 또한 온도 변화나 제조 공정의 미세한 변동(실제 현상에서 항상 발생하는 일)이 발생하더라도 칩이 안정적이고 빠르게 작동함을 입증했습니다. 결론적으로, 이 논문은 이 새로운 구조가 차세대 무선 시스템, 특히 속도와 동기화가 빠른 데이터와 선명한 연결을 여는 열쇠인 신흥 FR3 주파수 대역에서 강력한 후보가 될 것이라고 밝힙니다. 추가적인 크고 복잡한 보정 회로 없이도 타이밍 불일치 문제를 해결함으로써, 이 작은 칩은 미래의 무선 기기들을 더욱 강력하고 에너지 효율적으로 만드는 데 기여할 수 있습니다.

기술 요약: 동시 다중 레벨 출력을 갖는 고속 차동 하이브리드 전압 레벨 시프터

문제 정의
스위치드 커패시터 전력 증폭기(SCPA) 및 디지털 송신기(digital transmitter)를 활용하는 현대의 혼성 신호 및 디지털 무선 주파수(RF) 시스템은 효율성과 성능을 높이기 위해 점점 더 다중 전압 도메인 아키텍처에 의존하고 있습니다. 이러한 시스템에서 핵심적인 병목 현상은 저전압 디지털 로직( $V_{DDL}$ )과 고전압 아날로그 또는 전력단( $V_{DDH}$ ) 사이를 인터페이스하는 전압 레벨 시프터(VLS)입니다.

기존의 VLS 토폴로지—구체적으로 차동 캐스케이드 전압 시프터(DCVS), 전류 미러 레벨 시프터(CMLS), 그리고 윌슨 전류 미러 레벨 시프터(WCMLS)—는 내재적인 트레이드오프를 겪습니다. DCVS 설계는 낮은 입력 전압에서 스위칭 속도를 저하시키고 전력을 증가시키는 상당한 컨텐션 전류(contention currents) 문제를 겪는 경우가 많습니다. CMLS 아키텍처는 컨텐션을 줄이지만, 지속적인 전류 경로로 인해 높은 정적 전력 소비를 유발합니다. WCMLS 설계는 정적 전류를 제거하지만, 구동 능력이 제한적이고 전파 지연이 높아 고주파 응용 분야에는 부적합합니다.

또한, 캐스코드 클래스-D 전력 증폭기에서 상단 PMOS와 하단 NMOS 트랜지스터는 서로 다른 전압 레벨( $V_{DDL}$ 및 $V_{DDH}$ )의 신호에 의해 완벽하게 동기화되어 구동되어야 합니다. 전통적인 솔루션들은 이러한 신호들을 별도로 생성하거나 지연 정렬을 위해 프로그래밍 가능한 지연 체인(delay chains)을 사용합니다. 그러나 이러한 지연 체인은 공정, 전압 및 온도(PVT) 변화에 민감하며 복잡한 캘리브레이션 회로를 필요로 합니다. 본 논문은 드라이브 신호 간의 미세한 타이밍 불일치조차 듀티 사이클 왜곡(duty-cycle distortion)을 유발하여, 특히 동작 주파수가 멀티 기가헤르츠(multi-GHz) 영역으로 진입함에 따라 증폭기의 출력 전력을 크게 저하시킬 수 있다고 상정합니다.

방법론 및 제안된 아키텍처
저자들은 고속, 저 지터 동작을 위해 설계된 새로운 하이브리드 전압 레벨 시프터(HVLS) 아키텍처를 제안합니다. 이 핵심 혁신은 명목 공급 전압( $V_{DDL}$ )과 그 두 배의 전압( $V_{DDH} = 2V_{DDL}$ )을 동시에 생성하는 재생형 교차 결합 피드백 네트워크에 있습니다.

회로 스키매틱은 다음과 같은 강화 기술들을 통합합니다:

재생형 교차 결합 (Regenerative Cross-Coupling): 강한 양의 피드백을 도입하여 출력 전이를 가속화하는 교차 결합된 PMOS 쌍( $P5-P6$ )을 사용합니다.
컨텐션 완화 (Contention Mitigation): NMOS 소자( $N5-N6$ )와 직렬로 다이오드 연결된 PMOS 소자( $P3-P4$ )를 배치하여 풀업(pull-up) 및 풀다운(pull-down) 네트워크 간의 전류 컨텐션을 완화합니다.
보조 가속 (Auxiliary Acceleration): NMOS 소자( $N5-N6$ )는 게이트가 고전압 출력에 연결된 교차 결합된 트랜지스터로서 동작하며, 전이를 더욱 날카롭게 만드는 보조 전류 경로를 생성합니다.
전류 제한 (Current Limiting): 트랜지스터 $P1$ 과 $P2$ 는 외부 브랜치의 컨텐션 전류를 제한하며, 이들의 게이트는 높은 공급 전압 하에서 게이트 과스트레스를 방지하기 위해 $V_{DDL}$ 에 바이어스됩니다.

저자들은 지연 불일치가 캐스코드 클래스-D PA의 출력 전력에 미치는 영향을 정량화하기 위한 분석 모델을 개발했습니다. 이 모델은 이상적인 스위칭 조건과 유한한 상승/하강 시간 및 기생 커패시턴스를 포함한 비이상적인 시나리오를 모두 고려합니다. 분석 결과, 지연 불일치는 스위칭 에지 동안 시상수(time constant)를 도입하여, 전이를 램프(ramp)와 지수(exponential) 신호의 조합으로 모델링함으로써 출력 파형의 기본 푸리에 계수를 감소시키고 결과적으로 출력 전력을 감소시킨다는 것을 입증했습니다.

주요 기여

동시 다중 레벨 생성: HVLS는 저전압( $V_{DDL}$ ) 및 고전압( $V_{DDH}$ ) 출력을 동시에 동기적으로 생성하여, 캐스코드 PA 응용 분야에서 외부 지연 캘리브레이션 회로의 필요성을 제거합니다.
고속 동작: 이 아키텍처는 차세대 FR3(Frequency Range 3) 대역 응용 분야를 타겟으로 하여 멀티 기가헤르츠 장벽을 훨씬 상회하는 동작을 수행하도록 최적화되었습니다.
저 지터 (Low Jitter): 재생형 피드백 네트워크는 디지털 송신기의 스펙트럼 순도를 유지하는 데 중요한 파라미터인 타이밍 불확실성(지터)을 최소화하도록 설계되었습니다.
분석 모델링: 본 논문은 지연 불일치로 인한 캐스코드 클래스-D PA의 출력 전력 저하에 대한 상세한 유도 과정을 제공하여, 동기식 레벨 시프팅의 필요성에 대한 이론적 근거를 제시합니다.

실험 결과
특성화를 위해 임피던스 매칭 네트워크와 프리-드라이버(pre-driver)를 포함한 HVLS 프로토타입이 22-nm FD-SOI 공정 기술로 제작되었습니다.

성능: 회로는 12.2 GHz에서 특성화되었습니다. 이는 12.2 GHz에서 150 fs-rms 미만의 출력 지터를 달면 달성했습니다.
전력 효율: 12.2 GHz에서 HVLS 코어는 스위칭 사이클당 4.43 µW를 소비합니다. 드라이버를 포함한 테스트 회로의 총 전력 소비량은 12.35 µW/cycle입니다.
면적: 총 다이 면적은 $477 \times 462 \, \mu m^2$ 이며, 활성 HVLS 코어는 단 $3.26 \times 2 \, \mu m^2$ 를 차지합니다.
주파수 범위: 레이아웃 후 시뮬레이션 결과, 이 회로는 약 19 GHz까지의 주파수를 지원할 수 있음을 나타냅니다.
비교: 최신 상태의 레벨 시프터들과 비교했을 때, 제안된 설계는 고주파 영역에서 우수한 성능을 보여주며, 주로 MHz 주파수에서 특성화된 이전 연구들보다 훨씬 뛰어난 117,278의 성능 지수(Figure-of-Merit, FOM)를 달성했습니다.

의의 및 주장
본 논문은 제안된 HVLS가 고속 혼성 전압 시스템의 두 가지 핵심 문제, 즉 동기화된 다중 레벨 출력의 생성과 캐스코드 클래스-D 증폭기에서의 타이밍 불일치로 인한 출력 저하 제거를 해결한다고 주장합니다. 프로그래밍 가능한 지연 체인의 필요성을 제거함으로써, 이 설계는 시스템 아키텍처를 단순화하고 PVT 변동에 대한 견고성을 향상시킵니다. 저자들은 이 아키텍처가 차세대 무선 시스템 및 디지털 RF 송신기에 필수적인 고속 캐스코드 클래스-D 토폴로지의 실질적인 구현을 가능하게 한다고 단언합니다. 본 연구는 디지털 I/O부터 혼성 신호 전력 관리까지 다양한 응용 분야에 적합한, 첨단 CMOS 기술을 위한 고속, 저 지터 레벨 시프팅의 일반적인 솔루션으로 제시됩니다.

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