Resumen Técnico: Co-diseño Hardware-Software de Computaciones Recurrentes Analógicas Escalables y Eficientes Energéticamente

Declaración del Problema

Las aplicaciones de Inteligencia Artificial (IA) siempre activas, como sensores ambientales e implantes biomédicos, demandan un consumo de energía ultra bajo, a menudo en el rango de sub-microwatts. Si bien los circuitos analógicos ofrecen una vía para lograr esta eficiencia, las implementaciones analógicas existentes están en gran medida restringidas a arquitecturas de alimentación directa. Extender estas a dinámicas recurrentes ha sido históricamente considerado poco práctico debido a la acumulación de ruido analógico a través de bucles de retroalimentación temporal. Además, las soluciones actuales de IA digital en el borde (por ejemplo, TinyML en microcontroladores) operan a niveles de miliwatts, órdenes de magnitud superiores a lo que los circuitos analógicos en subumbral pueden lograr teóricamente. Existe una falta de arquitecturas que apoyen simultáneamente el entrenamiento paralelizable, la memoria multistable, la computación analógica y el consumo de energía en sub-microwatts.

Metodología

Los autores proponen un enfoque de co-diseño hardware-software centrado en Unidades de Memoria Bistable Recurrentes (BMRU), una clase de Redes Neuronales Recurrentes (RNN) caracterizada por salidas de valor discreto y dinámicas histéricas. La metodología procede en tres pasos clave:

1. Reformulación Algorítmica (BMRU de Primer Cuadrante):
   La formulación estándar de BMRU, que depende de salidas bipolares y umbrales dependientes de la entrada, es incompatible con circuitos analógicos simples de modo corriente unipolar. Los autores reformulan la BMRU en una BMRU de Primer Cuadrante (FQ). Esta variante opera enteramente con valores no negativos, utilizando umbrales fijos ($\beta_{lo}, \beta_{hi}$) aprendidos durante el entrenamiento pero constantes durante la inferencia. Esta reformulación permite una mapeo directo a circuitos de modo corriente de un solo extremo sin necesidad de pares diferenciales o fuentes de alimentación negativas, preservando al mismo tiempo la expresividad y la entrenabilidad del modelo original.

2. Implementación de Circuito:
   Se diseña un circuito analógico de modo corriente ultra bajo consumo desde primeros principios para implementar la FQ BMRU.

   • Operación de Modo Corriente: Todas las señales se representan como corrientes, aprovechando la relación exponencial I-V de los transistores MOS en subumbral para la compresión natural del rango dinámico y la operación a nivel de picoamperios.
   • Diseño Solo con Transistores: El circuito elimina resistencias, condensadores e inductores, logrando una integración monolítica verdadera. La convergencia instantánea de la BMRU elimina la necesidad de condensadores en chip requeridos por las RNN tradicionales o Modelos de Espacio de Estados (SSM).
   • Mapeo Uno a Uno: Cada parámetro aprendido se mapea directamente a un elemento de circuito específico. Los pesos corresponden a las relaciones de ancho de transistor en espejos de corriente, mientras que los umbrales y ganancias corresponden a corrientes de polarización.
   • Celda Bistable: La celda central es un disparador Schmitt de modo corriente de 9 transistores que implementa histéresis. Cuenta con programabilidad independiente del punto de conmutación alto ($I_{thresh}$), la amplitud de salida ($I_{gain}$) y el ancho de histéresis ($I_{width}$).

3. Pipeline de Validación:
   La red se entrena completamente en software utilizando JAX/Flax. Los parámetros aprendidos se mapean luego a dimensiones de transistor y corrientes de polarización para la inferencia en simulaciones a nivel de transistor con Cadence Spectre utilizando tecnología CMOS X-FAB de 180 nm. Este modelo de software de alta fidelidad sirve como proxy para el hardware físico, permitiendo análisis de ruido y potencia a gran escala que serían computacionalmente prohibitivos a nivel de transistor.

Contribuciones Clave

El artículo afirma cuatro contribuciones principales:

• Correspondencia Hardware-Software Uno a Uno: La formulación FQ BMRU asegura que cada parámetro aprendido se mapee a un único elemento de circuito programable. Las simulaciones a nivel de transistor confirman un acuerdo casi perfecto entre las predicciones del software y la dinámica del circuito en cada etapa de señal intermedia.
• Inmunidad Estructural al Ruido: Las salidas de valor discreto de la BMRU actúan como una barrera estructural contra el ruido analógico. En cada límite de celda, la umbralización histérica suprime el ruido analógico acumulado en al menos 20 veces, rompiendo la barrera de acumulación de ruido que ha impedido históricamente la recurrencia analógica.
• Recurrencia a Bajo Costo Marginal: El análisis de escalado de potencia revela que, mientras las capas de alimentación directa (totalmente conectadas) escalan cuadráticamente con la dimensión del estado, las capas de recurrencia BMRU escalan linealmente. En consecuencia, añadir capacidades de procesamiento temporal a una columna vertebral analógica de alimentación directa incurre solo en un pequeño costo marginal de potencia que escala linealmente.
• Operación en Sub-Microwatts: El núcleo RNN de una red mínima de prueba de concepto logra un consumo de potencia de aproximadamente 100 nW durante la inferencia continua, operando enteramente en el régimen de subumbral con dinámicas continuas sin reloj.

Resultados

Los autores validan su enfoque a través de varias pruebas de referencia y simulaciones:

• Detección de Palabras Clave (KWS): En el conjunto de datos Google Speech Commands (específicamente la tarea "sí" vs. otros), la implementación analógica logra un 98.08% de precisión en software y un 96.98% en simulación a nivel de transistor para una dimensión de estado de $d=16$. Para la configuración mínima $d=4$ utilizada para la validación de hardware, las predicciones de hardware coincidieron con las predicciones de software en 49 de 50 casos de prueba, siendo la única discrepancia en un empate en el límite de decisión.
• Robustez al Ruido: El análisis de ruido a gran escala en las pruebas de referencia sMNIST, pMNIST y dKWS demuestra que la FQ BMRU mantiene la precisión completa a los niveles de ruido analógico medidos, mientras que las unidades recurrentes lineales (LRU) fallan catastróficamente. La FQ BMRU permanece robusta hasta aproximadamente 2$\times$ la magnitud del ruido analógico medido.
• Eficiencia Energética: En $d=4$, el núcleo RNN consume ~100 nW. El análisis de desglose de potencia muestra que a medida que aumenta la dimensión del estado, la contribución relativa de potencia de las celdas recurrentes disminuye en comparación con las capas de alimentación directa, confirmando el costo marginal lineal de la recurrencia.
• Generalización: El enfoque se generaliza al reconocimiento de dígitos multiclase (11 clases) con precisión competitiva y una mejor separación de márgenes de salida, manteniéndose dentro de las estimaciones de sub-microwatts.

Significado y Afirmaciones

El artículo afirma presentar la primera implementación totalmente analógica de RNN que combina inmunidad estructural al ruido con entrenamiento paralelizable. Al demostrar que las dinámicas de valor discreto e histéricas pueden mapearse a circuitos de modo corriente de ultra bajo consumo, los autores argumentan que la barrera para la recurrencia analógica ha sido superada.

La importancia de este trabajo radica en su potencial para habilitar IA en el borde siempre activa con capacidades de procesamiento temporal a niveles de potencia previamente inalcanzables para arquitecturas recurrentes. Los autores postulan que cualquier plataforma analógica de alimentación directa existente o futura podría, en principio, ganar inteligencia temporal integrando celdas BMRU a un costo de potencia adicional mínimo. Este enfoque de co-diseño cierra la brecha entre los requisitos algorítmicos de memoria persistente y las restricciones físicas del hardware analógico en subumbral, ofreciendo un camino hacia la inferencia continua y eficiente energéticamente para aplicaciones como la monitorización ambiental y los implantes biomédicos.

Los autores permanecen modestos respecto a las limitaciones: los resultados se validan actualmente mediante simulación a nivel de transistor en CMOS de 180 nm y esperan fabricación física. Además, si bien se evalúan pruebas de referencia multiclase y complejas en software con modelos de ruido realistas, la validación de hardware se centra actualmente en la detección binaria de palabras clave.