Resumen Técnico: SLAC – Ataques de canal lateral CPU-a-GPU impulsados por accesos a través del caché de nivel de sistema en Apple Silicon

Planteamiento del Problema

Los diseños modernos de Sistemas en Chip (SoC) heterogéneos, particularmente Apple Silicon, integran núcleos de CPU y GPUs que comparten un Caché de Nivel de Sistema (SLC) o Caché de Último Nivel (LLC). Este recurso compartido crea una superficie de ataque transdominio donde un proceso de CPU sin privilegios puede potencialmente inferir información sensible de las cargas de trabajo de la GPU. Si bien investigaciones previas han demostrado canales laterales de GPU-a-CPU (por ejemplo, Leaky Buddies en Intel) y ataques de ocupación de CPU-a-GPU de grano grueso en Apple Silicon, un ataque de canal lateral de CPU-a-GPU de grano fino, impulsado por accesos y de tipo Prime+Probe ha permanecido inexplorado.

Los desafíos principales para realizar tal ataque en Apple Silicon son:

1. Asimetría de Inclusividad del Caché: El SLC es exclusivo con respecto a los cachés privados de la CPU (L1/L2), pero tiene una relación No-Inclusiva No-Exclusiva (NINE) con los cachés privados de la GPU. Esto significa que los accesos a datos de la CPU no pueblan directamente el SLC; primero deben llenar la L2 y desalojar líneas antiguas hacia el SLC. Por el contrario, los accesos de la GPU pueden poblar directamente el SLC.
2. Falta de Conocimiento Arquitectónico: Las funciones específicas de indexación de conjuntos del SLC del Apple M1 no están documentadas públicamente y difieren significativamente de los cachés de CPU tradicionales, lo que hace que la construcción de conjuntos de desalojo (un prerrequisito para Prime+Probe) no sea trivial.
3. Observabilidad: El adversario de la CPU debe observar de manera confiable los cambios de estado del SLC causados por la actividad de la víctima de la GPU sin residir en la misma GPU.

Metodología

El artículo presenta SLAC, un marco que supera estos desafíos mediante ingeniería inversa y técnicas novedosas de canal lateral.

1. Ingeniería Inversa del SLC de Apple M1

Los autores desarrollaron una metodología para recuperar las funciones de indexación de conjuntos del SLC y caracterizar las interacciones del caché:

• Análisis de Transición de Datos: Identificaron tres escenarios para el movimiento de datos compartidos. Crucialmente, descubrieron que las lecturas de la GPU de datos que residen en los cachés privados de la CPU no pueblan el SLC; en su lugar, la GPU lee directamente desde la L2 de la CPU, dejando el SLC intacto. Sin embargo, si los datos ya están en el SLC, el acceso de la GPU los mantiene allí. Además, las escrituras de la GPU no asignan líneas de caché en el SLC (comportamiento de no-asignación de escritura o no-write-allocate), lo que significa que una escritura de la GPU por sí sola no puede preparar (prime) el SLC.
• Agrupación de Perfiles de Colisión: La poda iterativa tradicional para la construcción de conjuntos de desalojo falla en Apple Silicon debido al gran espacio de candidatos (todos los 12 bits de índice de conjunto son procesados mediante un hash) y al ruido de medición. Los autores la reemplazaron con agrupación de perfiles de colisión (collision-profile clustering). Al llenar el SLC con un búfer de "relleno" desde la GPU y sondear con un búfer de "prueba", analizaron qué líneas del relleno fueron desalojadas. Las líneas que mapean al mismo conjunto del SLC producen patrones de desalojo idénticos (perfiles de colisión), lo que permite agruparlas en conjuntos de desalojo.
• Recuperación de Funciones: Utilizando los conjuntos de desalojo agrupados, recuperaron 12 funciones de hash basadas en XOR linealmente independientes que mapean los bits de la dirección física (7–32) al índice de conjunto de 12 bits del SLC. También confirmaron que el SLC utiliza una política de reemplazo LRU.

2. Técnicas de Canal Lateral

Basándose en el conocimiento de ingeniería inversa, los autores construyeron dos variantes de Prime+Probe:

• CPrime+CProbe (Preparación solo por CPU):

  • Mecanismo: Dado que el SLC es exclusivo para los cachés de la CPU, la CPU no puede preparar directamente el SLC. En su lugar, el atacante carga un gran conjunto de desalojo (SLC_ES) en la L2 de la CPU. A medida que la L2 se llena, las líneas más antiguas se desalojan hacia el SLC. Luego, se carga un segundo conjunto (L2_ES) para saturar la L2, empujando las líneas del SLC_ES completamente hacia el SLC.
  • Optimización: Para minimizar la huella de la L2 y el tiempo de preparación, los autores restringieron bits de direcciones específicos para reducir el número de conjuntos de la L2 afectados por el conjunto de desalojo del SLC.
  • Sondeo (Probing): La CPU vuelve a acceder al conjunto de desalojo para medir la latencia. Una latencia alta indica un fallo en el SLC (la víctima accedió al conjunto); una latencia baja indica un acierto (hit) en el SLC.

• GPrime+CProbe (Preparación acelerada por GPU):

  • Mecanismo: El atacante aprovecha el paralelismo de la GPU para preparar el SLC directamente. Se utiliza un enfoque de dos kernels: primero, un kernel de escritura de la GPU invalida cualquier copia obsoleta en la L2 de la CPU (debido a la coherencia) pero no puebla el SLC; segundo, un kernel de lectura de la GPU carga el conjunto de desalojo directamente en el SLC.
  • Ventaja: Esto evita el complejo proceso de dos pasos de saturación de la L2 de la CPU, utilizando el masivo paralelismo de la GPU.

3. Mitigación de Ruido y Trazado Diferencial

Para distinguir la actividad de la víctima del ruido de fondo, los autores emplean:

• Trazado Diferencial: Recolección de un "Trazo Base" (kernel inactivo) y un "Trazo Objetivo" (kernel víctima) y restando el primero del segundo.
• Promedio de Múltiples Ejecuciones: Promediar los trazos sobre miles de ejecuciones para suavizar la varianza.
• Agregación de Superconjuntos: Agrupar 64 conjuntos de caché en "superconjuntos" para intercambiar resolución espacial por claridad de señal, lo cual es particularmente efectivo para ataques de LLM donde las tablas de incrustación (embeddings) tienen disposiciones de memoria regulares.

Contribuciones Clave

1. Ingeniería Inversa: Primera caracterización pública de las funciones de indexación de conjuntos del SLC de Apple M1 (índices con hash de 12 bits) y las políticas de residencia asimétricas entre CPU, GPU y SLC.
2. Nuevos Vectores de Ataque:
   • CPrime+CProbe: El primer canal lateral de CPU-a-GPU impulsado por accesos en Apple Silicon que no requiere acceso a la GPU por parte del adversario.
   • GPrime+CProbe: Una variante acelerada que utiliza la preparación por GPU, logrando un incremento de 6.4× en el rendimiento del canal encubierto.
3. Ataques de Privacidad de Extremo a Extremo:
   • Recuperación de Aristas de GNN: Reconstrucción de estructuras de grafos (aristas) a partir de la inferencia de Redes Neuronales de Grafos.
   • Ataque de Privacidad de LLM: Recuperación de palabras clave de entrada y tokens de salida de la inferencia de Modelos de Lenguaje de Gran Escala.

Resultados Experimentales

Rendimiento del Canal Encubierto

• CPrime+CProbe: Logró un rendimiento de 62.5 Kbps.
• GPrime+CProbe: Logró un rendimiento de 400 Kbps (mejora de 6.4×).

Precisión Específica de la Aplicación

• Recuperación de Aristas de GNN:

  • Probado en cinco conjuntos de datos (Cora, Citeseer, Pubmed, Computers, Photo).
  • GPrime+CProbe logró una precisión de aristas >90% en todos los conjuntos de datos, con una precisión alcanzando el 99.9% en Cora y 99.2% en Pubmed.
  • CPrime+CProbe logró una exhaustividad (recall) >90% y una precisión superior al 86% tras la reconstrucción completa del grafo.

• Recuperación de Entrada/Salida de LLM:

  • Probado en modelos TinyLlama y GPT-2 Medium.
  • Recuperación de Palabras Clave de Entrada: GPrime+CProbe logró hasta un 94.8% de precisión (TinyLlama/FinancialQA) y 93.4% (GPT-2/MedQuad). CPrime+CProbe alcanzó hasta un 81.2%.
  • Recuperación de Tokens de Salida: GPrime+CProbe logró hasta un 88.9% de precisión (GPT-2/FinancialQA) y 78.7% (TinyLlama/FinancialQA). CPrime+CProbe alcanzó hasta un 85.3%.

Significancia y Reivindicaciones

El artículo afirma que SLAC revela una nueva clase de vulnerabilidades microarquitectónicas en Apple Silicon y, por extensión, en sistemas heterogéneos. La importancia radica en demostrar que:

1. El SLC Compartido es una Superficie de Ataque Crítica: El caché compartido en arquitecturas de memoria unificada permite que procesos de CPU sin privilegios realicen ataques de grano fino impulsados por accesos contra cargas de trabajo sensibles de la GPU, una capacidad que anteriormente se creía que requería co-residencia en la GPU o que estaba limitada a la observación de grano grueso.
2. Viabilidad de Ataques de Grano Fino: A pesar de la complejidad de la indexación del SLC y las políticas de exclusividad, se pueden recuperar secretos de grano fino (como entradas, salidas de modelos de ML y estructuras de grafos) con alta precisión.
3. Llamado al Rediseño: Los resultados exigen un rediseño arquitectónico cuidadoso de las jerarquías de caché y los protocolos de coherencia en sistemas heterogéneos para mitigar los canales laterales impulsados por accesos. Los autores señalan que, aunque sus técnicas son específicas para M1, los principios subyacentes probablemente se apliquen a M1 Pro/Max y M2, y potencialmente a otras plataformas con cachés de GPU no inclusivas (por ejemplo, iGPUs de Intel, APUs de AMD), aunque las implementaciones específicas diferirían.

Los autores mantienen la modestia respecto al alcance, señalando que su trabajo es una prueba de concepto para Apple Silicon y que se necesita trabajo futuro para ampliar esta familia de ataques a otros chips de la serie M (como el M3 con Caching Dinámico) y otras plataformas heterogéneas.