Technische Samenvatting: SLAC – Access-Driven CPU-naar-GPU Zijkanaalaanvallen via de System-Level Cache op Apple Silicon

Probleemstelling

Moderne heterogene System-on-Chip (SoC) ontwerpen, met name die van Apple Silicon, integreren CPU-cores en GPU's die een gedeelde System-Level Cache (SLC) of Last-Level Cache (LLC) delen. Deze gedeelde bron creëert een cross-domain aanvalsoppervlak waarbij een onbevoorrechte CPU-proces potentieel gevoelige informatie kan afleiden uit GPU-workloads. Hoewel eerder onderzoek GPU-naar-CPU zijkanalen heeft aangetoond (bijv. Leaky Buddies op Intel) en grofmazige CPU-naar-GPU bezettingsaanvallen op Apple Silicon, is een fijnmazige, access-driven, Prime+Probe-stijl CPU-naar-GPU zijkanaal tot nu toe niet onderzocht.

De primaire uitdagingen bij het realiseren van een dergelijke aanval op Apple Silicon zijn:

1. Cache Inclusiviteit Asymmetrie: De SLC is exclusief ten opzichte van CPU-private caches (L1/L2), maar heeft een Non-Inclusive Non-Exclusive (NINE) relatie met GPU-private caches. Dit betekent dat CPU-datacommunicatie de SLC niet direct vult; de data moet eerst de L2 vullen en oudere regels uit de L2 verdrijven naar de SLC. Omgekeerd kunnen GPU-toegangsessies de SLC direct vullen.
2. Gebrek aan Architecturale Kennis: De specifieke set-indexeringfuncties van de Apple M1 SLC zijn niet publiekelijk gedocumenteerd en verschillen aanzienlijk van traditionele CPU-caches, wat de constructie van eviction sets (een vereiste voor Prime+Probe) niet triviaal maakt.
3. Observabiliteit: De CPU-adversary moet SLC-toestandsveranderingen veroorzaakt door GPU-slachtofferactiviteit betrouwbaar kunnen observeren zonder zelf op de GPU aanwezig te zijn.

Methodologie

Het paper presenteert SLAC, een framework dat deze uitdagingen overwint door middel van reverse engineering en innovatieve zijkanaaltechnieken.

1. Reverse Engineering van de Apple M1 SLC

De auteurs ontwikkelden een methodologie om de SLC set-indexeringfuncties te herstellen en de cache-interacties te karakteriseren:

• Data Transitie Analyse: Ze identificeerden drie scenario's voor gedeelde datamobiliteit. Cruciaal was de bevinding dat GPU-leesacties van data die in CPU-private caches staat, de SLC niet vullen; in plaats daarvan leest de GPU direct uit de CPU L2, waardoor de SLC ongemoeid blijft. Echter, als data al in de SLC staat, behoudt de GPU-toegang deze daar. Bovendien alloceren GPU-schrijfacties geen cachelijnen in de SLC (no-write-allocate gedrag), wat betekent dat een GPU-schrijfactie alleen de SLC niet kan 'primen'.
• Collision-Profile Clustering: Traditionele iteratieve pruning voor de constructie van eviction sets faalt op Apple Silicon vanwege de grote kandidaatruimte (alle 12 set-index bits worden gehasht) en meetruis. De auteurs vervingen dit door collision-profile clustering. Door de SLC te vullen met een "filler" buffer vanuit de GPU en te proberen met een "test" buffer, analyseerden ze welke filler-lijnen werden verdreven (evicted). Lijnen die naar dezelfde SLC-set mappen, produceren identieke verdrijvingspatronen (collision profiles), waardoor ze geclusterd kunnen worden in eviction sets.
• Functieherstel: Met behulp van de geclusterde eviction sets herstelden ze 12 lineair onafhankelijke XOR-gebaseerde hashfuncties die fysieke adresbits (7–32) mappen naar de 12-bit SLC set-index. Ze bevestigden ook dat de SLC een LRU-vervangingsbeleid gebruikt.

2. Zijkanaaltechnieken

Op basis van de reverse-engineered kennis construeerden de auteurs twee Prime+Probe varianten:

• CPrime+CProbe (CPU-only Priming):

  • Mechanisme: Omdat de SLC exclusief is ten opzichte van CPU-caches, kan de CPU de SLC niet direct primen. In plaats daarvan laadt de aanvaller een grote eviction set (SLC_ES) in de CPU L2-cache. Terwijl de L2 vult, worden oudere regels naar de SLC verplaatst. Vervolgens wordt een tweede set (L2_ES) geladen om de L2 te verzadigen, waardoor de SLC_ES regels volledig naar de SLC worden geduwd.
  • Optimalisatie: Om de L2-voetafdruk en priming-tijd te minimaliseren, beperkten de auteurs specifieke adresbits om het aantal door de SLC-eviction set beïnvloede L2-sets te reduceren.
  • Probing: De CPU benadert de eviction set opnieuw om latentie te meten. Een hoge latentie duidt op een SLC-miss (het slachtoffer heeft de set geraakt); een lage latentie duidt op een SLC-hit.

• GPrime+CProbe (GPU-versnelde Priming):

  • Mechanisme: De aanvaller maakt gebruik van GPU-parallellisme om de SLC direct te primen. Een twee-kernel aanpak wordt gebruikt: eerst een GPU write kernel die eventuele verouderde CPU L2-kopieën ongeldig maakt (door coherentie), maar geen SLC vult; daarna een GPU read kernel die de eviction set direct in de SLC laadt.
  • Voordeel: Dit omzeilt het complexe twee-staps CPU L2-verzadigingsproces door gebruik te maken van de enorme parallelliteit van de GPU.

3. Ruismitigatie en Differentieel Sporen

Om slachtofferactiviteit te onderscheiden van achtergrondruis, gebruiken de auteurs:

• Differentieel Sporen (Differential Tracing): Het verzamelen van een "Baseline Trace" (idle kernel) en een "Target Trace" (victim kernel) en het aftrekken van de eerste van de tweede.
• Multi-run Averaging: Het middelen van traces over duizenden runs om variantie te dempen.
• Superset Aggregatie: Het groeperen van 64 cache-sets in "supersets" om ruimtelijke resolutie in te ruilen voor signaalhelderheid, wat bijzonder effectief is voor LLM-aanvallen waarbij embedding tables een regelmatige geheugenlay-out hebben.

Belangrijkste Bijdragen

1. Reverse Engineering: De eerste publieke karakterisering van de Apple M1 SLC set-indexeringfuncties (12-bit gehashte indices) en de asymmetrische residentiebeleid tussen CPU, GPU en SLC.
2. Nieuwe Aanvalsvectoren:
   • CPrime+CProbe: De eerste access-driven CPU-naar-GPU zijkanaal op Apple Silicon die geen GPU-toegang van de adversary vereist.
   • GPrime+CProbe: Een versnelde variant met GPU-priming, die een 6,4× toename in covert-channel throughput bereikt.
3. End-to-End Privacy-aanvallen:
   • GNN Edge Recovery: Het reconstrueren van graafstructuren (edges) vanuit Graph Neural Network inferentie.
   • LLM Privacy Attack: Het herstellen van input-keywords en output-tokens van Large Language Model inferentie.

Experimentele Resultaten

Covert Channel Prestaties

• CPrime+CProbe: Bereikte een throughput van 62,5 Kbps.
• GPrime+CProbe: Bereikte een throughput van 400 Kbps (6,4× verbetering).

Applicatie-specifieke Nauwkeurigheid

• GNN Edge Recovery:

  • Getest op vijf datasets (Cora, Citeseer, Pubmed, Computers, Photo).
  • GPrime+CProbe bereikte >90% edge accuracy over alle datasets, met een precisie die opliep tot 99,9% op Cora en 99,2% op Pubmed.
  • CPrime+CProbe bereikte >90% recall en een precisie boven de 86% na volledige graafreconstructie.

• LLM Input/Output Recovery:

  • Getest op TinyLlama en GPT-2 Medium modellen.
  • Input Keyword Recovery: GPrime+CProbe bereikte tot 94,8% nauwkeurigheid (TinyLlama/FinancialQA) en 93,4% (GPT-2/MedQuad). CPrime+CProbe bereikte tot 81,2%.
  • Output Token Recovery: GPrime+CProbe bereikte tot 88,9% nauwkeurigheid (GPT-2/FinancialQA) en 78,7% (TinyLlama/FinancialQA). CPrime+CProbe bereikte tot 85,3%.

Betekenis en Claims

Het paper claimt dat SLAC een nieuwe klasse van microarchitecturale kwetsbaarheden onthult in Apple Silicon en daarmee in heterogene SoC's. De betekenis ligt in het aantonen dat:

1. Gedeelde SLC een Kritiek Aanvalsoppervlak is: De gedeelde cache in unified memory architecturen stelt onbevoorrechte CPU-processen in staat om fijnmazige, access-driven aanvallen uit te voeren op gevoelige GPU-workloads, een capaciteit die voorheen werd geacht GPU-co-residency te vereisen of beperkt te zijn tot grofmazige observatie.
2. Haalbaarheid van Fijnmazige Aanvallen: Ondanks de complexiteit van de SLC-indexering en exclusiviteitsbeleid, kunnen fijnmazige geheimen (zoals ML-model inputs, outputs en graafstructuren) met hoge nauwkeurigheid worden hersteld.
3. Oproep tot Herontwerp: De resultaten maken een zorgvuldige architecturale herontwerp van cachehiërarchieën en coherentieprotocollen in heterogene systemen noodzakelijk om access-driven zijkanalen te mitigeren. De auteurs merken op dat hoewel hun technieken specifiek zijn voor M1, de onderliggende principes waarschijnlijk van toepassing zijn op M1 Pro/Max en M2, en potentieel andere platforms met non-inclusive GPU-caches (bijv. Intel iGPUs, AMD APUs), hoewel specifieke implementaties zouden verschillen.

De auteurs blijven bescheiden over de reikwijdte en merken op dat hun werk een proof-of-concept is voor Apple Silicon en dat toekomstig werk nodig is om deze aanvallenfamilie te verbreden naar andere M-serie chips (zoals M3 met Dynamic Caching) en andere heterogene platforms.