Design and Analysis of a Low-Power, High-Gain Current-Balanced Constant Transconductance Rail-to-Rail CMOS Operational Amplifier

Resumen Técnico: Diseño y Análisis de un Amplificador Operacional CMOS de Transconductancia Constante, Balanceado de Corriente, de Alta Ganancia y Bajo Consumo de Potencia

Planteamiento del Problema
La rápida expansión de la electrónica portátil y los sistemas alimentados por baterías ha creado una demanda crítica de diseños de circuitos analógicos de bajo voltaje y bajo consumo de potencia. Si bien los amplificadores operacionales de transconductancia (OTA) de riel a riel (Rail-to-Rail) son esenciales para maximizar el rango de modo común de entrada en interfaces de sensores, instrumentación biomédica y convertidores de datos, las arquitecturas convencionales enfrentan un desafío de estabilidad significativo. En los OTAs CMOS complementarios estándar, la transición entre los pares diferenciales de entrada PMOS y NMOS provoca variaciones sustanciales en la transconductancia total ($g_m$). Como se ilustra en el análisis de los diseños convencionales, esta fluctuación conduce a una degradación de la ganancia de voltaje, una banda de ancho de banda inconsistente, una linealidad reducida y una posible inestabilidad en la respuesta en frecuencia del circuito. Las soluciones existentes, como las de Bruun, Hogervorst y Rincon-Mora, han intentado abordar estos problemas mediante la cancelación activa o etapas de entrada de $g_m$ constante, pero lograr una transconductancia verdaderamente constante a través de todo el rango de entrada manteniendo una alta ganancia y un bajo consumo de potencia sigue siendo un complejo obstáculo de ingeniería.

Metodología y Arquitectura
Para abordar estas limitaciones, los autores proponen un novedoso amplificador operacional CMOS de riel a riel balanceado de corriente, implementado en tecnología CMOS de 180 nm con un voltaje de suministro de 1.6 V. El diseño integra cinco bloques funcionales primarios:

1. Generación de Polarización (Bias): Utiliza transistores conectados a diodo (M0, M8, M16) operando en inversión fuerte para generar corrientes de referencia estables.
2. Etapa de Entrada Diferencial Complementaria: Emplea pares diferenciales tanto PMOS (M2, M3) como NMOS (M11, M12) para asegurar la capacidad de entrada de riel a riel.
3. Red de Balance de Corriente: Una innovación central de este trabajo, esta red (que comprende los transistores M1, M7, M22, M6, M15, M9, M10, M18 y M19) ajusta dinámicamente las corrientes de cola de los pares de entrada. Al controlar la dirección de la corriente entre los pares PMOS y NMOS, la red asegura que la transconductancia total permanezca estable incluso durante la región de transición donde ambos pares conducen.
4. Etapa de Ganancia de Cascada Plegada (Folded-Cascode): Esta etapa (usando PMOS M21–M25 y NMOS M26–M29) está diseñada para lograr una alta ganancia de lazo abierto y una gran resistencia de salida, esenciales para la operación de bajo voltaje.
5. Etapa de Salida Clase-AB: Implementada con los transistores M52 y M55, esta etapa proporciona una capacidad de conducción mejorada, mayor eficiencia de corriente y tasas de respuesta (slew rates) mejoradas en comparación con las etapas convencionales de Clase-A, minimizando al mismo tiempo la distorsión.

La metodología de diseño apunta específicamente a la minimización de la variación de $g_m$ asegurando una transición suave entre los pares diferenciales, evitando el "doble" de la transconductancia que se observa frecuentemente en las regiones de transición convencionales.

Contribuciones Clave
La contribución principal de este trabajo es la implementación exitosa de una técnica de balance de corriente que estabiliza la transconductancia a través de todo el rango de modo común de entrada. A diferencia de las arquitecturas anteriores que pueden sufrir fluctuaciones de ganancia y ancho de banda, este diseño mantiene una $g_m$ casi constante de aproximadamente 118.4 µS. Además, el artículo contribuye con una arquitectura de alta ganancia y bajo consumo adecuada para aplicaciones de señal mixta, demostrando que se puede lograr una reducción significativa de la potencia sin comprometer la estabilidad o la linealidad del amplificador.

Resultados de Simulación
El amplificador propuesto fue evaluado mediante análisis exhaustivos de DC, AC, transitorios y de potencia. Los resultados de la simulación bajo un suministro de 1.6 V indican:

• Estabilidad de la Transconductancia: La variación de la transconductancia total se minimiza a ±1.77% a través de todo el rango de entrada de riel a riel, calculado desde un máximo de 120.5 µS y un mínimo de 116.3 µS.
• Ganancia y Ancho de Banda: El amplificador logra una ganancia de lazo abierto de DC de 106.8 dB con una frecuencia de ganancia unitaria de 10.857 MHz y un margen de fase de 66.9°, asegurando una operación de lazo cerrado estable.
• Eficiencia de Potencia: El consumo de potencia promedio es de 116.74 µW, con una potencia dinámica que varía solo ligeramente entre 116.4 µW y 117 µW bajo condiciones de oscilación completa de alta frecuencia.
• Otras Métricas: El diseño exhibe una tasa de respuesta (slew rate) de 8.45 V/µs, un Rechazo de Modo Común (CMRR) de 76.45 dB y un Rechazo de Fuente de Alimentación (PSRR) de 74.12 dB.

Significancia y Reivindicaciones
El artículo afirma que la arquitectura propuesta equilibra eficazmente la alta ganancia, el bajo consumo de potencia y la transconductancia estable. Los autores destacan una reducción de potencia significativa de aproximadamente el 93.5% en comparación con ciertos trabajos existentes (citando específicamente una comparación con un diseño de 2.13 mW) mientras logran una mejora de la ganancia de DC de aproximadamente 0.2% sobre una referencia de alta ganancia comparable. La estabilidad de la transconductancia se presenta como el habilitador clave para un procesamiento de señales analógicas confiable en aplicaciones de precisión.

Los autores concluyen que este diseño es altamente adecuado para aplicaciones biomédicas y de señal mixta de bajo consumo. Observan modestamente que, si bien los resultados de la simulación son prometedores, el trabajo futuro se centrará en simulaciones post-layout, análisis de Monte Carlo y verificación de Proceso-Voltaje-Temperatura (PVT) para validar plenamente la robustez del diseño contra las variaciones de fabricación y ambientales. Este trabajo se posiciona como un paso hacia front-ends analógicos más confiables para interfaces de sensores y convertidores de datos.