Design and Analysis of a Low-Power, High-Gain Current-Balanced Constant Transconductance Rail-to-Rail CMOS Operational Amplifier

Résumé Technique : Conception et analyse d'un amplificateur opérationnel CMOS à transconductance constante, équilibré en courant, à haut gain et faible puissance

Énoncé du problème
L'expansion rapide de l'électronique portable et des systèmes alimentés par batterie a créé une demande critique pour des conceptions de circuits analogiques à basse tension et faible consommation. Bien que les amplificateurs de transconductance (OTA) CMOS rail-à-rail soient essentiels pour maximiser la plage de mode commun d'entrée dans les interfaces de capteurs, l'instrumentation biomédicale et les convertisseurs de données, les architectures conventionnelles sont confrontées à un défi de stabilité important. Dans les OTA CMOS complémentaires standards, la transition entre les paires différentielles PMOS et NMOS provoque des variations substantielles de la transconductance totale ($g_m$). Comme l'illustre l'analyse des conceptions conventionnelles, cette fluctuation entraîne une dégradation du gain de tension, une bande passante incohérente, une linéarité réduite et une instabilité potentielle de la réponse en fréquence du circuit. Les solutions existantes, telles que celles de Bruun, Hogervorst et Rincon-Mora, ont tenté de remédier à ces problèmes par une annulation active ou des étages d'entrée à $g_m$ constante, mais parvenir à une transconductance véritablement constante sur toute la plage d'entrée tout en maintenant un gain élevé et une faible consommation de puissance reste un obstacle technique complexe.

Méthodologie et architecture
Pour répondre à ces limitations, les auteurs proposent un nouvel amplificateur opérationnel CMOS rail-à-rail équilibré en courant, implémenté en technologie CMOS 180 nm avec une tension d'alimentation de 1,6 V. La conception intègre cinq blocs fonctionnels primaires :

1. Génération de polarisation : Utilise des transistors montés en diode (M0, M8, M16) fonctionnant en inversion forte pour générer des courants de référence stables.
2. Étage d'entrée différentiel complémentaire : Emploie à la fois des paires différentielles PMOS (M2, M3) et NMOS (M11, M12) pour assurer une capacité d'entrée rail-à-rail.
3. Réseau d'équilibrage de courant : Une innovation centrale de ce travail, ce réseau (comprenant les transistors M1, M7, M22, M6, M15, M9, M10, M18 et M19) ajuste dynamiquement les courants de queue des paires d'entrée. En contrôlant le pilotage de courant entre les paires PMOS et NMOS, le réseau garantit que la transconductance totale reste stable, même lors de la région de transition où les deux paires conduisent.
4. Étage de gain à cascode replié : Cet étage (utilisant les PMOS M21–M25 et les NMOS M26–M29) est conçu pour atteindre un gain élevé et une grande résistance de sortie, essentiels pour le fonctionnement à basse tension.
5. Étage de sortie Classe-AB : Implémenté avec les transistors M52 et M55, cet étage offre une capacité de commande améliorée, une meilleure efficacité de courant et des taux de balayage (slew rates) accrus par rapport aux étages conventionnels de Classe-A, tout en minimisant la distorsion.

La méthodologie de conception cible spécifiquement la minimisation de la variation de $g_m$ en assurant un croisement fluide entre les paires différentielles, évitant ainsi le « doublement » de la transconductance souvent observé dans les régions de transition conventionnelles.

Principales contributions
La principale contribution de ce travail est la mise en œuvre réussie d'une technique d'équilibrage de courant qui stabilise la transconductance sur toute la plage de mode commun d'entrée. Contra-irement aux architectures précédentes qui peuvent souffrir de fluctuations de gain et de bande passante, cette conception maintient une $g_m$ presque constante d'environ 118,4 µS. De plus, l'article contribue à une architecture à haut gain et faible consommation adaptée aux applications mixtes, démontant qu'une réduction significative de la puissance peut être réalisée sans compromettre la stabilité ou la linéarité de l'amplificateur.

Résultats de simulation
L'amplificateur proposé a été évalué via des analyses DC, AC, transitoires et de puissance complètes. Les résultats de simulation sous une alimentation de 1,6 V indiquent :

• Stabilité de la transconductance : La variation de la transconductance totale est minimisée à ±1,77 % sur toute la plage d'entrée rail-à-rail, calculée à partir d'un maximum de 120,5 µS et d'un minimum de 116,3 µS.
• Gain et bande passante : L'amplificateur atteint un gain en boucle ouverte DC de 106,8 dB avec une fréquence de gain unité de 10,857 MHz et une marge de phase de 66,9°, assurant un fonctionnement stable en boucle fermée.
• Efficacité de puissance : La consommation de puissance moyenne est de 116,74 µW, la puissance dynamique ne variant que légèrement entre 116,4 µW et 117 µW sous des conditions de pleine amplitude à haute fréquence.
• Autres métriques : La conception présente un taux de balayage de 8,45 V/µs, un taux de réjection du mode commun (CMRR) de 76,45 dB et un taux de réjection de l'alimentation (PSRR) de 74,12 dB.

Signification et revendications
L'article affirme que l'architecture proposée équilibre efficacement le gain élevé, la faible consommation de puissance et la transconductance stable. Les auteurs soulignent une réduction de puissance significative d'environ 93,5 % par rapport à certains travaux existants (citant spécifiquement une comparaison avec une conception de 2,13 mW) tout en obtenant une amélioration du gain DC d'environ 0,2 % par rapport à une référence de haut gain comparable. La stabilité de la transconductance est présentée comme le levier essentiel pour un traitement fiable des signaux analogiques dans les applications de précision.

Les auteurs concluent que cette conception est très adaptée aux applications biomédicales et de signaux mixtes à faible consommation. Ils notent modestement que, bien que les résultats de simulation soient prometteurs, les travaux futurs se concentreront sur les simulations post-typage (post-layout), l'analyse de Monte Carlo et la vérification des processus, tensions et températures (PVT) afin de valider pleinement la robustesse de la conception face aux variations de fabrication et environnementales. Ce travail se positionne comme une étape vers des avant-faces analogiques plus fiables pour les interfaces de capteurs et les convertisseurs de données.