Design and Analysis of a Low-Power, High-Gain Current-Balanced Constant Transconductance Rail-to-Rail CMOS Operational Amplifier

Technische Zusammenfassung: Design und Analyse eines leistungseffizienten, hochgewinnenden, strombalancierten konstanten Transkonduktanz-Rail-to-Rail-CMOS-Operationsverstärkers

Problemstellung
Die rasante Expansion tragbarer Elektronik und batteriebetriebener Systeme hat eine kritische Nachfrage nach Spannungs- und Leistungsoptimierung bei analogen Schaltungsdesigns geschaffen. Während Rail-to-Rail-Operationsverstärker (OTAs) zur Maximierung des Eingangs-Gleichtaktbereichs in Sensor-Schnittstellen, biomedizinischen Instrumentierungen und Datentransformern unerlässlich sind, stehen konventionelle Architekturen vor einer erheblichen Stabilitätsherausforderung. In Standard-komplementären CMOS-OTAs verursacht der Übergang zwischen den PMOS- und NMOS-Differenzialpaaren erhebliche Variationen der Gesamttranskonduktanz ($g_m$). Wie die Analyse konventioneller Designs zeigt, führt diese Fluktuation zu einem degradierten Spannungsverstärkung, inkonsistenter Bandbreite, reduzierter Linearität und potenzieller Instabilität im Frequenzgang der Schaltung. Bestehende Lösungen, wie etwa jene von Bruun, Hogervorst und Rincon-Mora, haben versucht, diese Probleme durch aktive Kompensation oder eine konstant-$g_m$-Eingangsstufe zu adressieren, doch das Erreichen einer wirklich konstanten Transkonduktanz über den gesamten Eingangsbereich bei gleichzeitiger Aufrechterhaltung eines hohen Gewinns und einer niedrigen Leistungsaufnahme bleibt eine komplexe technische Hürde.

Methodik und Architektur
Um diese Einschränkungen zu adressieren, schlagen die Autoren einen neuartigen strombalancierten Rail-to-Rail-CMOS-Operationsverstärker vor, der in einer 180-nm-CMOS-Technologie mit einer Versorgungsspannung von 1,6 V implementiert ist. Das Design integriert fünf primäre Funktionsblöcke:

1. Bias-Generierung: Verwendet diodengesteuerte Transistoren (M0, M8, M16), die im starken Inversionsbereich arbeiten, um stabile Referenzströme zu erzeugen.
2. Komplementäre Differenzialeingangsstufe: Nutzt sowohl PMOS- (M2, M3) als auch NMOS-Differenzialpaare (M11, M12), um eine Rail-to-Rail-Eingangsfähigkeit zu gewährleisten.
3. Strombalancierungs-Netzwerk: Eine Kerninnovation dieser Arbeit; dieses Netzwerk (bestehend aus den Transistoren M1, M7, M22, M6, M15, M9, M10, M18 und M19) passt die Tail-Ströme der Eingangspaare dynamisch an. Durch die Steuerung der Stromsteuerung zwischen den PMOS- und NMOS-Paaren stellt das Netzwerk sicher, dass die Gesamttranskonduktanz stabil bleibt, selbst während des Übergangsbereichs, in dem beide Paare leiten.
4. Folded-Cascode-Verstärkungsstufe: Diese Stufe (unter Verwendung der PMOS M21–M25 und NMOS M26–M29) ist darauf ausgelegt, einen hohen Open-Loop-Gewinn und einen großen Ausgangswiderstand zu erreichen, was für den Betrieb bei niedriger Spannung essenziell ist.
5. Class-AB-Ausgangsstufe: Implementiert mit den Transistoren M52 und M55, bietet diese Stufe eine verbesserte Treibfähigkeit, eine höhere Stromeffizienz und verbesserte Slew-Raten im Vergleich zu herkömmlichen Class-A-Stufen, während sie gleichzeitig die Verzerrung minimiert.

Die Designmethodik zielt spezifisch auf die Minimierung der $g_m$-Variation ab, indem ein glatter Übergang zwischen den Differenzialpaaren gewährleistet wird, wodurch die in konventionellen Übergangsbereichen häufig beobachtete „Verdoppelung“ der Transkonduktanz verhindert wird.

Zentrale Beiträge
Der primäre Beitrag dieser Arbeit ist die erfolgreiche Implementierung einer Strombalancierungstechnik, welche die Transkonduktanz über den gesamten Rail-to-Rail-Eingangsbereich stabilisiert. Im Gegensatz zu früheren Architekturen, die unter Schwankungen von Gewinn und Bandbreite leiden können, hält dieses Design eine nahezu konstante $g_m$ von etwa 118,4 µS aufrecht. Zusätzlich trägt das Paper zu einer hochgewinnenden, leistungseffizienten Architektur bei, die für Mixed-Signal-Anwendungen geeignet ist, und demonstriert, dass eine signifikante Leistungsreduktion erreicht werden kann, ohne die Stabilität oder Linearität des Verstärkers zu beeinträchtigen.

Simulationsergebnisse
Der vorgeschlagene Verstärker wurde durch umfassende DC-, AC-, Transienten- und Leistungsanalysen evaluiert. Die Simulationsergebnisse unter einer 1,6-V-Versorgung zeigen:

• Transkonduktanz-Stabilität: Die Variation der Gesamttranskonduktanz wird über den gesamten Rail-to-Rail-Eingangsbereich auf ±1,77 % minimiert, berechnet von einem Maximum von 120,5 µS und einem Minimum von 116,3 µS.
• Gewinn und Bandbreite: Der Verstärker erreicht einen DC-Open-Loop-Gewinn von 106,8 dB mit einer Einheitsverstärkungsfrequenz von 10,857 MHz und einer Phasenreserve von 66,9°, was einen stabilen Closed-Loop-Betrieb gewährleistet.
• Leistungseffizienz: Die durchschnittliche Leistungsaufnahme beträgt 116,74 µW, wobei die dynamische Leistung unter Hochfrequenz-Full-Swing-Bedingungen nur geringfügig zwischen 116,4 µW und 117 µW schwankt.
• Weitere Metriken: Das Design weist eine Slew-Rate von 8,45 V/µs, eine Gleichtaktunterdrückung (CMRR) von 7ks 76,45 dB und eine Versorgungsunterdrückung (PSRR) von 74,12 dB auf.

Bedeutung und Ansprüche
Das Paper behauptet, dass die vorgeschlagene Architektur effektiv einen hohen Gewinn, niedrige Leistungsaufnahme und eine stabile Transkonduktanz ausbalanciert. Die Autoren heben eine signifikante Leistungsreduktion von etwa 93,5 % im Vergleich zu bestimmten bestehenden Arbeiten hervor (speziell im Vergleich mit einem 2,13 mW Design), während sie gleichzeitig eine Verbesserung des DC-Gewinns um etwa 0,2 % gegenüber einem vergleichbaren High-Gain-Referenzdesign erzielen. Die Stabilität der Transkonduktanz wird als der entscheidende Ermöglicher für eine zuverlässige analoge Signalverarbeitung in Präzisionsanwendungen präsentiert.

Die Autoren kommen zu dem Schluss, dass dieses Design hochgradig für leistungsarme Mixed-Signal- und biomedizinische Anwendungen geeignet ist. Sie merken bescheiden an, dass die Simulationsergebnisse zwar vielversprechend sind, die zukünftige Arbeit jedoch auf Post-Layout-Simulationen, Monte-Carlo-Analysen und Prozess-, Spannungs- und Temperatur-Verifizierungen (PVT) fokussieren wird, um die Robustheit des Designs gegen Fertigungs- und Umgebungsschwankungen vollständig zu validieren. Die Arbeit ist als ein Schritt hin zu zuverlässigeren analogen Front-Ends für Sensor-Schnittstellen und Datentransformer positioniert.