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Design and Analysis of a Low-Power, High-Gain Current-Balanced Constant Transconductance Rail-to-Rail CMOS Operational Amplifier

본 논문은 높은 DC 이득(106.8 dB), 낮은 소비 전력(116.74 µW), 그리고 전체 입력 공통 모드 범위에 걸친 최소한의 트랜스컨덕턴스 변동(±1.77%)을 달축하기 위해 전류 균형 기술과 폴디드 캐스코드 구조를 활용한 180 nm CMOS 레일 투 레일 연산 증폭기를 제시한다.

원저자: KAVITHA S, SARAVANAKUMAR N, Talluri Vineel Jessy, Manjubala M

게시일 2026-06-29

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CC BY 4.0

원저자: KAVITHA S, SARAVANAKUMAR N, Talluri Vineel Jessy, Manjubala M

원본 논문은 CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

당신이 입구에 아무리 많은 수압을 가하더라도 물 파이프 시스템을 완벽하게 매끄럽게 유지하려고 노력하고 있다고 상상해 보십시오. 아주 작은 컴퓨터 칩의 세계(특히 배터리로 작동하는 종류)에서, 이 "물 파이프"는 전기 신호이며, "압력"은 배터리에서 오는 전압입니다.

이 논문은 **연산 증폭기(Operational Amplifier, Op-Amp)**라고 불리는 특별한 전자 부품에 대한 새로운 설계를 설명합니다. Op-Amp를 아주 민감한 볼륨 조절기나 신호 증폭기라고 생각하십시오. 이것의 역할은 아주 약하고 속삭이는 듯한 신호를 왜곡 없이 크고 명확하게 만드는 것입니다.

다음은 저자들이 수행한 작업을 쉬운 비유를 사용하여 정리한 내용입니다.

문제점: 중간에서의 "교통 체증"

기존 설계에서는 이 증폭기에 두 팀의 작업자(한 팀은 "NMOS" 트랜지스터로 구성되고, 다른 한 팀은 "PMOS" 트랜지스터로 구성됨)가 있었습니다.

입력 신호가 매우 낮을 때는 PMOS 팀이 모든 일을 했습니다.
입력 신호가 매우 높을 때는 NMOS 팀이 업무를 인계받았습니다.
문제점: 신호가 너무 낮지도 너무 높지도 않은 중간 범위에서, 두 팀이 동시에 일을 하려고 시도했습니다. 이로 인해 "교통 체증"이 발생했습니다. 팀의 총 작업량(이를 전달 컨덕턴스 또는 $g_m$ 이라고 함)이 갑자기 치솟았다가 다시 떨어졌습니다.

이것을 두 명의 주자가 바톤을 동시에 운반하려고 하는 릴레이 경주라고 상상해 보십시오. 그들은 서로 부딪히고, 경주는 엉망이 되며, 팀의 속도를 예측할 수 없게 됩니다. 이러한 혼란은 증폭기를 불안정하게 만들어 소리(또는 데이터)가 왜곡되게 만들었습니다.

해결책: 스마트한 "교통 관제사"

저자들은 **전류 균형 네트워크(Current-Balancing Network)**를 갖춘 새로운 시스템을 설계했습니다. 이것은 두 팀 사이에 서 있는 매우 스마트한 교통 관제사라고 생각하십시오.

일정한 흐름: 중간 범위에서 두 팀이 모두 전속력으로 일하게 하는 대신, 이 컨트롤러는 한 팀이 속도를 높일 때 다른 팀에게 부드럽게 속도를 줄이라고 지시합니다.
결과: 신호가 범위 내 어디에 있든 상관없이, 수행되는 총 작업량은 정확히 동일하게 유지됩니다. 이는 마치 바톤을 넘겨줄 때 주자의 속도가 전혀 변하지 않고 매끄럽게 이어지는 릴레이 경주와 같습니다.

구조: "폴디드 캐스코드(Folded Cascode)"와 "클래스 AB(Class AB)"

이 증폭기가 스피커나 센서를 구동할 수 있을 만큼 충분한 힘을 갖추도록 하기 위해, 저자들은 두 가지 특별한 기능을 추가했습니다.
*로 폴디드 캐스코드 이득 단계 (Folded Cascode Gain Stage): 신호가 꼭대기에 도달하기 위해 "접힌" 경로를 통과하는 다층 건물이라고 상상해 보십시오. 이 설계는 배터리 전압이 낮을 때(1.6V)도 매우 좁은 공간에서 많은 출력(높은 이득)을 짜낼 수 있게 해줍니다.

클래스 AB 출력 단계 (Class AB Output Stage): 이것은 자동차의 하이브리드 엔진과 같습니다. 배터리를 아낄 수 있을 만큼 효율적(낮은 전력 소비)이면서도, 필요할 때는 무거운 부하를 밀어낼 수 있을 만큼 강력합니다(높은 구동 능력).

결과: 무엇을 달성했는가?

연구팀은 표준 제조 공정(180nm 기술)을 사용하여 이 새로운 설계를 테스트했습니다. 결과는 다음과 같습니다.

초정밀 안정성: "교통 체증"이 사라졌습니다. 팀의 속도 변화(전달 컨덕턴스)는 단 **±1.77%**에 불과합니다. 이는 믿을 수 없을 정도로 매끄러운 수준입니다.
매우 큰 소리 (높은 이득): 신호를 약 2,200만 배(106.8 dB)까지 증폭할 수 있으며, 이는 엄청난 볼륨 증폭입니다.
배터리 친화적: 전력을 매우 적게 사용합니다—약 **117 마이크로와트(microwatts)**만 사용합니다. 이를 비교표에 언급된 다른 유사한 설계들과 비교하면, 약 93% 더 적은 전력을 사용하는 것입니다.
안정성: 입력 신호가 빠르게 변해도 흔들리거나 혼란을 겪지 않습니다.

결론

저자들은 입력 신호의 최저점에서 최고점까지 성능을 완벽하게 일정하게 유지하는 "스마트한" 증폭기를 만들었습니다. 영리한 전류 균형 기술을 사용하여 기존 설계의 지저한 중간 영역 문제를 제거했습니다.

이 논문에 따르면, 이 방식은 낮은 전력을 요구하는 혼합 신호 응용 분야 및 생체 의학 응용 분야(심박 측정기나 보청기 등)에 완벽합니다. 이러한 분야에서는 명확한 신호, 긴 배터리 수명, 그리고 변화하는 조건에도 혼란을 겪지 않는 장치가 필요하기 때문입니다. 저자들은 아직 실제 환자나 실제 기기에 테스트하지 않았으며, 설계가 작동함을 증명하기 위해 컴퓨터 시뮬레이션만을 수행했습니다.

기술 요약: 저전력, 고이득 전류 균형 정전달도 일정(Constant Transconductance) 래일 투 래일(Rail-to-Rail) CMOS 연산 증폭기의 설계 및 분석

문제 정의
휴대용 전자 기기 및 배터리 구동 시스템의 급격한 확장은 저전압, 저전력 아날로그 회로 설계에 대한 결정적인 수요를 창출했다. 센서 인터페이스, 생체 의학 계측, 데이터 컨버터에서 입력 공통 모드 범위를 극대화하기 위해 래일 투 래일 연산 전달 증폭기(OTA)는 필수적이지만, 기존의 구조는 심각한 안정성 문제에 직면해 있다. 표준 상보형(Complementary) CMOS OTA의 경우, PMOS와 NMOS 차동 입력 쌍 사이의 전환 과정에서 총 전달도( $g_m$ )의 상당한 변화가 발생한다. 분석된 기존 설계에서 나타나듯, 이러한 변동은 전압 이득 저하, 대역폭 불일치, 선형성 감소 및 회로 주파수 응답의 불안정성을 초반할 수 있다. Bruun, Hogervorst, Rincon-Mora 등의 기존 솔루션은 능동 캔슬레이션이나 정전달도( $constant-g_m$ ) 입력단을 통해 이 문제를 해결하려고 시도했으나, 전체 입력 범위에서 진정한 정전달도를 유지하면서 높은 이득과 낮은 전력 소비를 동시에 달성하는 것은 여전히 복잡한 공학적 난제로 남아 있다.

방법론 및 아키텍처
이러한 한계를 해결하기 위해, 저자들은 1.6 V 공급 전압을 사용하는 180 nm CMOS 기술로 구현된 새로운 전류 균형 래일 투 래일 CMOS 연산 증폭기를 제안한다. 설계는 다섯 가지 주요 기능 블록으로 구성된다:

바이어스 생성(Bias Generation): 안정적인 기준 전류를 생성하기 위해 강한 반전(Strong Inversion) 영역에서 동작하는 다이오드 연결 트랜지스터(M0, M8, M16)를 활용한다.
상보형 차동 입력단(Complementary Differential Input Stage): 래일 투 래일 입력 능력을 보장하기 위해 PMOS(M2, M3) 및 NMOS(M11, M12) 차동 쌍을 모두 채택한다.
전류 균형 네트워크(Current Balancing Network): 본 연구의 핵심 혁신 요소인 이 네트워크(트랜지스터 M1, M7, M22, M6, M15, M9, M10, M18, M19로 구성)는 입력 쌍의 테일 전류를 동적으로 조절한다. PMOS와 NMOS 쌍 사이의 전류 스티어링을 제어함으로써, 두 쌍이 모두 전도되는 전환 영역에서도 총 전달도가 안정적으로 유지되도록 한다.
폴디드 캐스코드 이득단(Folded-Cascode Gain Stage): 이 단계(PMOS M21–M25 및 NMOS M26–M29 사용)는 저전압 동작에 필수적인 높은 개방 루프 이득과 큰 출력 저항을 달성하도록 설계되었다.
Class-AB 출력단(Class-AB Output Stage): 트랜지스터 M52와 M55로 구현된 이 단계는 기존 Class-A 단계에 비해 개선된 구동 능력, 높은 전류 효율 및 향상된 슬루율(Slew Rate)을 제공하며 왜곡을 최소화한다.

설계 방법론은 특히 차동 쌍 사이의 매끄러운 교차를 보장하여, 기존 설계에서 흔히 발생하는 전 전달도의 "두 배 증가(Doubling)" 현상을 방지하고 $g_m$ 변동을 최소화하는 것을 목표로 한다.

주요 기여
본 연구의 주요 기여는 전체 입력 공통 모드 범위에서 전 전달도를 안정화하는 전류 균형 기술의 성공적인 구현이다. 이득과 대역폭의 변동을 겪을 수 있는 기존 아키텍처와 달리, 본 설계는 약 118.4 µS의 거의 일정한 $g_m$ 을 유지한다. 또한, 본 논문은 고이득, 저전력 아키텍처를 기여하며, 전력 소비를 크게 줄이면서도 증폭기의 안정성이나 선형성을 훼_하지 않을 수 있음을 입증하였다.

시뮬레이션 결과
제안된 증폭기는 종합적인 DC, AC, 과도 응답(Transient) 및 전력 분석을 통해 평가되었다. 1.6 V 공급 전압 하에서의 시뮬레이션 결과는 다음과 같다:

전달도 안정성: 전체 래일 투 래일 입력 범위에 걸쳐 총 전 전달도 변동은 최소값 116.3 µS에서 최대값 120.5 µS 사이로 계산되어 ±1.77% 이내로 최소화되었다.
이득 및 대역폭: 증폭기는 106.8 dB의 DC 개방 루프 이득, 10.857 MHz의 단위 이득 주파수, 그리고 **66.9°**의 위상 여유(Phase Margin)를 달성하여 안정적인 폐루프 동작을 보장한다.
전력 효율: 평균 전력 소비는 116.74 µW이며, 고주파 풀 스윙 조건에서도 동적 전력은 116.4 µW에서 117 µW 사이로 매우 미세하게 변동한다.
기타 지표: 설계는 8.45 V/µs의 슬루율, 76.45 dB의 공통 모드 제거비(CMRR), 그리고 74.12 dB의 전원 공급 제거비(PSRR)를 나타낸다.

의의 및 주장
본 논문은 제안된 아키텍처가 높은 이득, 낮은 전력 소비, 그리고 안정적인 전 전달도를 효과적으로 균형 있게 유지한다고 주장한다. 저자들은 특정 기존 연구(구체적으로 2.13 mW 설계와 비교) 대비 약 **93.5%**의 상당한 전력 감소를 달성하는 동시에, 유사한 고이득 참조 모델 대비 약 0.2%의 DC 이득 향상을 이루었다고 강조한다. 전 전달도의 안정성은 정밀 애플리케이션을 위한 신뢰할 수 있는 아날로그 신호 처리의 핵심 동력으로 제시된다.

저자들은 본 설계가 저전력 혼성 신호 및 생체 의학 애플리케이션에 매우 적합하다고 결론짓는다. 시뮬레이션 결과가 유망하지만, 설계의 제조 및 환경 변화에 대한 견고성을 완전히 검증하기 위해 향후 작업은 레이아웃 후 시뮬레이션(Post-layout simulation), 몬테카를로 분석(Monte Carlo analysis), 그리고 PVT(Process-Voltage-Temperature) 검증에 집중할 것이라고 언급하였다. 본 연구는 센서 인터페이스 및 데이터 컨버터를 위한 더욱 신뢰할 수 있는 아날로그 프런트엔드를 향한 단계로 자리매김하고 있다.

문제점: 중간에서의 "교통 체증"

해결책: 스마트한 "교통 관제사"

구조: "폴디드 캐스코드(Folded Cascode)"와 "클래스 AB(Class AB)"

결과: 무엇을 달성했는가?

결론

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