A Switched-Capacitor Converter with Switch-Mode Time-Domain Locking and HCI-Based Self-Destruction

Resumen Técnico: Un Convertidor de Capacitancia Conmutada con Bloqueo en el Dominio del Tiempo por Modos de Conmutación y Autodestrucción Basada en HCI

Planteamiento del Problema
Si bien la seguridad del hardware digital ha avanzado significativamente mediante técnicas criptográficas y bloqueo de lógica, los circuitos analógicos y de señal mixta siguen siendo vulnerables a amenazas de la cadena de suministro, como la piratería de propiedad intelectual, la falsificación y la ingeniería inversa. Las técnicas de bloqueo analógico existentes sufren limitaciones críticas: el oscurecimiento basado en el sesgo (bias) suele ofrecer una baja variación de la clave incorrecta (IK) debido a la naturaleza continua de los puntos de operación analógicos; los métodos basados en la calibración carecen de entropía entre chips; y los enfoques basados en el diseño suelen incurrir en sobrecostes de área prohibitivos o ofrecen espacios de clave limitados. Además, los bloqueos analógicos convencionales suelen ser "recuperables", lo que permite a los adversarios realizar intentos de fuerza bruta ilimitados simplemente reiniciando el circuito. Este artículo aborda la necesidad de un mecanismo de seguridad de hardware robusto y no recuperable para circuitos de gestión de energía, específicamente para los Convertidores de Capacitancia Conmutada (SCC), que se encuentran en la cima de la jerarquía de entrega de potencia en los diseños de System-on-Chip (SoC).

Metodología
Los autores proponen una arquitectura de SCC dirigida por claves que integra un Bloqueo en el Dominio del Tiempo por Modos de Conmutación (SMDL) con un mecanismo de autodestrucción basado en la Inyección de Portadores Calientes (HCI).

1. Arquitectura SMDL: En lugar de un reloj periódico, el SCC es impulsado por una clave digital no periódica de 128 bits generada por una Función Físicamente No Clonable (PUF) integrada en el chip. La PUF utiliza el desajuste de transistores en un amplificador de cascode plegado (FCA) de entrada diferencial y terminal único para generar bits aleatorios. Estos bits son acondicionados por una cadena digital que comprende un registro de desplazamiento SIPO (serial-in parallel-out) y un Controlador de Longitud Máxima de Carrera (MRLC). El MRLC impone una longitud máxima de carrera de 2 bits para asegurar que el SCC mantenga una operación de Estado Cuasi-Estacionario (QSS) incluso con la clave correcta (CK).
2. Lógica Operativa: Cuando la clave suministrada coincide con la clave de referencia en el chip (CK), el SCC opera con alta eficiencia. Si se aplica una clave incorrecta (IK), ocurren desajustes de fase específicos, creando caminos de conducción directa (shoot-through) desde la alimentación de entrada hacia tierra.
3. Autodestrucción basada en HCI: El artículo explota el mecanismo de degradación de fiabilidad por HCI. Durante la operación con IK, la corriente de paso (shoot-through) somete a los interruptores NMOS del dominio de bajo voltaje (LVD) a altos campos eléctricos laterales. Para maximizar este efecto, los interruptores se dimensionan de forma asimétrica, concentrando la caída de voltaje a través del NMOS. Los autores modelan el desplazamiento de la tensión de umbral ($\Delta V_{th}$) como un proceso de retroalimentación positiva: a medida que $\Delta V_{th}$ aumenta, la resistencia de encendido ($R_{on}$) cambia, alterando las condiciones de estrés y acelerando aún más la degradación.
4. Detección y Bloqueo: Un detector de tiempo de arranque monitorea el tiempo requerido para que el voltaje de salida alcance un umbral estable (2 V). Si una IK causa un retraso en el arranque más allá de un plazo establecido, el detector activa un bloqueo lógico que desactiva la circuitería de bajada. Crucialmente, el daño acumulado por HCI es irreversible; incluso si se vuelve a aplicar la clave correcta más tarde, el desplazamiento de $V_{th}$ impide que el convertidor alcance su objetivo.

Contribuciones Clave

• Primera Implementación de SMDL en SCCs: El trabajo extiende la técnica SMDL, previamente aplicada a amplificadores y referencias de banda de guarda, a la capa de entrega de potencia. Esto proporciona una "palanca de protección" donde asegurar la fuente de alimentación asegura implícitamente todos los bloques de bajada.
• Seguridad Irreversible vía HCI: A diferencia de los bloqueos analógicos recuperables, este diseño introduce un modo de fallo físico e irreversible. Los intentos de acceso no autorizados repetidos acumulan estrés por HCI, degradando permanentemente el dispositivo hasta que ya no puede funcionar, limitando eficazmente los intentos de fuerza bruta.
• Generación de Clave de Alta Entropía: El sistema utiliza una clave PUF de 128 bits. El análisis estadístico de 100 claves generadas muestra una entropía de Shannon de 0.993 bit/posición y una distribución de peso de Hamming consistente con una fuente ideal Bernoulli(0.5). Tras la corrección de la longitud de carrera, el espacio de claves efectivo es de aproximadamente 89 bits ($8.15 \times 10^{26}$ combinaciones).
• Diseño de Bajo Sobrecoste: El diseño propuesto logra un sobrecoste de área de seguridad del 18.4%, lo cual es significativamente menor que los trabajos previos de bloqueo analógico (por ejemplo, 116%–175% en estudios anteriores). El sobrecoste de potencia es insignificante (5 µW) bajo operación autorizada.

Resultados

• Análisis Estadístico: El MRLC restringe con éxito la longitud máxima de carrera a 2 sin degradar significativamente la unicidad de la clave (la distancia de Hamming inter-clave se mantiene en ~49.75%). El espacio de claves efectivo se reduce de $2^{128}$ a $\approx 2^{89}$ debido a la restricción de longitud de carrera, lo que sigue haciendo que la búsqueda exhaustiva sea inviable (estimada en $10^{14}$ años).
• Degradación del Rendimiento: Bajo condiciones de clave incorrecta, la eficiencia de conversión de potencia (PCE) cae significativamente. Con 64 bits incorrectos, la PCE cae de 0.86 a 0.29, y el voltaje de salida cae de 2.18 V a 1.96 V.
• Impacto de HCI: Los resultados de la simulación indican que tras un $\Delta V_{th}$ acumulado de 100 mV, el voltaje de salida cae a 1.84 V y el tiempo de arranque aumenta a 23.7 µs. Un $\Delta V_{th}$ de aproximadamente 160–180 mV deja al convertidor inoperable incluso con la clave correcta.
• Ventana de Ataque: El tiempo requerido para acumular suficiente daño por HCI para destruir el chip (aprox. 3.5 años de estrés acumulado, o ~14 años de intentos de sondeo no autorizados) es 14 órdenes de magnitud más corto que el tiempo requerido para agotar el espacio de claves de 89 bits. La probabilidad de que un atacante de fuerza bruta tenga éxito antes de la autodestrucción se calcula en $\approx 1.15 \times 10^{-14}$.
• Robustez: El bucle de control de la PUF mantiene la estabilidad (ganancia DC > 60 dB, margen de fase > 45°) a través de variaciones de proceso y temperaturas que van desde -40°C hasta 100°C.

Significado
El artículo afirma que este diseño ofrece una base escalable para asegurar circuitos analógicos basados en conmutación al integrar la autenticación directamente en el mecanismo de entrega de potencia. Al combinar el bloqueo en el dominio del tiempo de alta entropía con un mecanismo de autodestrucción física, el sistema elimina la "ventaja de ataque repetido" inherente a los bloqueos analógicos recuperables. Los autores enfatizan que el diseño logra menores sobrecostes de potencia y área que el trabajo previo, proporcionando una degradación de rendimiento insignificante bajo operación autorizada. El trabajo posiciona al SCC no solo como una fuente de potencia, sino como un guardián primario para la seguridad del sistema, asegurando que el acceso no autorizado conduzca a un fallo permanente del hardware en lugar de una interrupción transitoria.