A Switched-Capacitor Converter with Switch-Mode Time-Domain Locking and HCI-Based Self-Destruction

Sintesi Tecnica: Un Convertitore a Capacità Commutata con Blocco nel Dominio del Tempo a Commutazione e Autodistruzione Basata su HCI

Problematica
Sebbene l'hardware digitale sia progredito significativamente attraverso tecniche crittografiche e il logic locking, i circuiti analogici e a segnale misto rimangono vulnerabili alle minacce della catena di approvvigionamento, come il pirataggio della proprietà intellettuale, la contraffazione e l'ingegneria inversa. Le tecniche di blocco analogico esistenti soffrono di limitazioni critiche: l'oscuramento basato sul bias produce una bassa variazione della chiave errata (IK) a causa della natura continua dei punti di lavoro analogici; i metodi basati sulla calibrazione mancano di entropia inter-chip; e gli approcci basati sul design spesso comportano un overhead di area proibitivo o offrono spazi di chiavi limitati. Inoltre, i lock analogici convenzionali sono spesso "recuperabili", permettendo agli avversari di eseguire tentativi di brute-force illimitati semplicemente resettando il circuito. Questo articolo affronta la necessità di un meccanismo di sicurezza hardware robusto e non recuperabile per i circuiti di gestione dell'energia, specificamente per i convertitori a capacità commutata (SCC), che si trovano al vertice della gerarchia di distribuzione dell'energia nei design System-on-Chip (SoC).

Metodologia
Gli autori propongono un'architettura SCC guidata da chiave che integra il blocco nel dominio del tempo a commutazione (SMDL) con un meccanismo di autodistruzione basato sull'iniezione di portatori caldi (HCI).

1. Architettura SMDL: Inveressa una clock periodica, l'SCC è pilotato da una chiave digitale non periodica a 128 bit generata da una PUF (Physically Unclonable Function) integrata nel chip. La PUF utilizza il mismatch dei transistor in un amplificatore folded-cascode a ingresso differenziale e uscita single-ended (FCA) per generare bit casuali. Questi bit sono condizionati da una catena digitale composta da uno shift register SIPO (serial-in parallel-out) e un controllore della lunghezza massima di corsa (MRLC). Il MRLC impone una lunghezza massima di corsa di 2 bit per garantire che l'SCC mantenga un'operazione di Stato Quasi-Stazionario (QSS) anche con la chiave corretta (CK).
2. Logica Operativa: Quando la chiave fornita corrisponde alla chiave di riferimento sul chip (CK), l'SCC opera con alta efficienza. Se viene applicata una chiave errata (IK), si verificano specifici disallineamenti di fase, creando percorsi di conduzione diretta (shoot-through) dall'alimentazione in ingresso verso massa.
3. Autodistruzione basata su HCI: Il documento sfrutta il meccanismo di degradazione dell'affidabilità HCI. Durante l'operazione con IK, la corrente di shoot-through sottopone gli switch NMOS del dominio a bassa tensione (LVD) a elevati campi elettrici laterali. Per massimizzare questo effetto, gli switch sono dimensionati asimmetricamente, concentrando la caduta di tensione attraverso l'NMOS. Gli autori modellano lo spostamento della tensione di soglia ($\Delta V_{th}$) come un processo a feedback positivo: man mano che $\Delta V_{th}$ aumenta, la resistenza on-resistance ($R_{on}$) del componente cambia, alterando le condizioni di stress e accelerando ulteriormente la degradazione.
4. Rilevamento e Blocco: Un rilevatore del tempo di avvio monitora il tempo necessario affinché la tensione in uscita raggiunga una soglia stabile (2 V). Se una IK causa un ritardo di avvio oltre una determinata scadenza, il rilevatore attiva un blocco logico che disabilita i circuiti a valle. Fondamentalmente, il danno accumulato tramite HCI è irreversibile; anche se la chiave corretta viene riapplicata in seguito, lo spostamento di $V_{th}$ impedisce al convertitore di raggiungere l'uscita desiderata.

Contributi Chiave

• Prima implementazione SMDL in SCC: Il lavoro estende la tecnica SMDL, precedentemente applicata ad amplificatori e riferimenti di bandgap, allo strato di distribuzione dell'energia. Ciò fornisce una "leva di protezione" dove la sicurezza del PSU assicura implicitamente tutti i blocchi a valle.
• Sicurezza Irreversibile tramite HCI: A differenza dei lock analogici recuperabili, questo design introduce un modo di guasto fisico e irreversibile. I ripetuti tentativi di accesso non autorizzato accumulano stress HCI, degradando permanentemente il dispositivo fino a renderlo incapace di funzionare, limitando efficacemente il numero di tentativi di brute-force.
• Generazione di Chiave ad Alta Entropia: Il sistema utilizza una chiave PUF a 128 bit. L'analisi statistica di 100 chiavi generate mostra un'entropia di Shannon di 0.993 bit/posizione e una distribuzione del peso di Hamming coerente con una sorgente ideale Bernoulli(0.5). Dopo la correzione della lunghezza di corsa, lo spazio delle chiavi effettivo è di circa 89 bit ($8.15 \times 10^{26}$ combinazioni).
• Design a Basso Overhead: Il design proposto raggiunge un overhead di area di sicurezza del 18.4%, che è significativamente inferiore ai lavori di blocco analogico precedenti (ad esempio, 116%–175% in studi precedenti). L'overhead di potenza è trascurabile (5 µW) durante l'operazione autorizzata.

Risultati

• Analisi Statistica: Il MRLC vincola con successo la lunghezza massima di corsa a 2 senza degradare significativamente l'unicità della chiave (la distanza di Hamming inter-chiave rimane ~49.75%). Lo spazio delle chiavi effettivo è ridotto da $2^{128}$ a $\approx 2^{89}$ a causa del vincolo della lunghezza di corsa, il che rende comunque inesauribile la ricerca esaustiva (stimata in $10^{14}$ anni).
• Degradazione delle Prestazioni: In condizioni di chiave errata, l'efficienza di conversione della potenza (PCE) diminuisce drasticamente. Con 64 bit errati, la PCE scende da 0.86 a 0.29, e la tensione in uscita scende da 2.18 V a 1.96 V.
• Impatto HCI: I risultati della simulazione indicano che dopo un $\Delta V_{th}$ cumulativo di 100 mV, la tensione in uscita scende a 1.84 V e il tempo di avvio aumenta a 23.7 µs. Un $\Delta V_{th}$ di circa 160–180 mV rende il convertitore inoperabile anche con la chiave corretta.
• Finestra di Attacco: Il tempo necessario per accumulare il danno HCI sufficiente a distruggere il chip (circa 3.5 anni di stress cumulativo, o ~14 anni di tentativi di probing non autorizzati) è 14 ordini di grandezza più breve del tempo necessario per esaurire lo spazio delle chiavi a 89 bit. La probabilità che un attaccante brute-force abbia successo prima dell'autodistruzione è calcolata a $\approx 1.15 \times 10^{-14}$.
• Robustezza: Il loop di controllo della PUF mantiene la stabilità (guadagno DC > 60 dB, margine di fase > 45°) attraverso variazioni di processo e temperature comprese tra -40°C e 100°C.

Significatività
L'articolo sostiene che questo design offre una base scalabile per proteggere i circuiti analogici basati su commutazione, integrando l'autenticazione direttamente nel meccanismo di distribuzione dell'energia. Combinando il blocco nel dominio del tempo ad alta entropia con un meccanismo fisico di autodistruzione, il sistema elimina il "vantaggio del ripetuto attacco" inerente ai lock analogici recuperabili. Gli autori sottolineano che il design raggiunge overhead di potenza e area inferiori rispetto al lavoro precedente, fornendo al contempo una degradazione delle prestazioni trascurabile durante l'operazione autorizzata. Il lavoro posiziona l'SCC non solo come una fonte di alimentazione, ma come un principale guardiano per la sicurezza del sistema, garantendo che l'accesso non autorizzato porti a un fallimento hardware permanente piuttosto che a una semplice interruzione transitoria.