A Switched-Capacitor Converter with Switch-Mode Time-Domain Locking and HCI-Based Self-Destruction

Resumo Técnico: Um Conversor de Capacitância Comutada com Bloqueio de Domínio Temporal por Modo de Comutação e Autodestruição Baseada em HCI

Definição do Problema
Embora a segurança de hardware digital tenha avançado significativamente através de técnicas criptográficas e de bloqueio de lógica, circuitos analógicos e de sinais mistos permanecem vulneráveis a ameaças na cadeia de suprimentos, como pirataria de propriedade intelectual, falsificação e engenharia reversa. As técnicas existentes de bloqueio analógico sofrem de limitações críticas: o obscurecimento baseado em polarização (bias) resulta em baixa variação de chave incorreta (IK) devido à natureza contínua dos pontos de operação analógicos; métodos baseados em calibração carecem de entropia entre chips; e abordagens baseadas em design frequentemente incorrem em sobrecargas de área proibitivas ou oferecem espaços de chaves limitados. Além disso, os bloqueios analógicos convencionais são frequentemente "recuperáveis", permitindo que adversários realizem tentativas de força bruta ilimitadas simplesmente reiniciando o circuito. Este artigo aborda a necessidade de um mecanismo de segurança de hardware robusto e não recuperável para circuitos de gerenciamento de energia, especificamente Conversores de Capacitância Comutada (SCCs), que ocupam o topo da hierarquia de entrega de energia em projetos de System-on-Chip (SoC).

Metodologia
Os autores propõem uma arquitetura de SCC dirigida por chave que integra um Bloqueio de Domínio Temporal por Modo de Comutação (SMDL) com um mecanismo de autodestruição baseado em Injeção de Portadores Quentes (HCI).

1. Arquitetura SMDL: Em vez de um clock periódico, o SCC é dirigido por uma chave digital não periódica de 128 bits gerada por uma Função Não Clonável Física (PUF) integrada no chip. A PUF utiliza o descasamento de transistores em um amplificador de cascode dobrado de entrada diferencial e saída única (FCA) para gerar bits aleatórios. Esses bits são condicionados por uma cadeia digital composta por um registrador de deslocamento serial-para-paralelo (SIPO) e um Controlador de Comprimento Máximo de Corrida (MRLC). O MRLC impõe um comprimento máximo de corrida de 2 bits para garantir que o SCC mantenha uma operação de Estado Estacionário Quase-Estável (QSS) mesmo com a chave correta (CK).
2. Lógica Operacional: Quando a chave fornecida coincide com a referência no chip (CK), o SCC opera com alta eficiência. Se uma chave incorreta (IK) for aplicada, ocorrem desajustes de fase específicos, criando caminhos de condução direta (shoot-through) da alimentação de entrada para o terra.
3. Autodestruição Baseada em HCI: O artigo explora o mecanismo de degradação de confiabilidade por HCI. Durante a operação com IK, a corrente de shoot-through sujeita os interruptores NMOS do Domínio de Baixa Tensão (LVD) a altos campos elétricos laterais. Para maximizar esse efeito, os interruptores são dimensionados de forma assimétrica, concentrando a queda de tensão através do NMOS. Os autores modelam o deslocamento da tensão de limiar ($\Delta V_{th}$) como um processo de feedback positivo: conforme o $\Delta V_{th}$ aumenta, a resistência de condução ($R_{on}$) muda, alterando as condições de estresse e acelerando ainda mais a degradação.
4. Detecção e Bloqueio: Um detector de tempo de inicialização monitora o tempo necessário para que a tensão de saída atinja um limiar estável (2 V). Se uma IK causar um atraso de inicialização além de um prazo definido, o detector aciona um bloqueio lógico que desabilita os circuitos a jusante. Crucialmente, o dano acumulado por HCI é irreversível; mesmo que a chave correta seja reaplicada posteriormente, o deslocamento de $V_{th}$ impede que o conversor atinja a saída pretendida.

Principais Contribuições

• Primeira Implementação de SMDL em SCCs: O trabalho estende a técnica SMDL, anteriormente aplicada a amplificadores e referências de bandgap, para a camada de entrega de energia. Isso fornece uma "alavancagem de proteção" onde a segurança da PSU protege implicitamente todos os blocos a jusante.
• Segurança Irreversível via HCI: Ao contrário dos bloqueios analógicos recuperáveis, este design introduz um modo de falha físico e irreversível. Tentativas de acesso não autorizado repetidas acumulam estresse de HCI, degradando permanentemente o dispositivo até que ele não possa mais funcionar, efetivamente limitando o número de tentativas de força bruta.
• Geração de Chave de Alta Entropia: O sistema utiliza uma chave PUF de 128 bits. A análise estatística de 100 chaves geradas mostra uma entropia de Shannon de 0,993 bit/posição e uma distribuição de peso de Hamming consistente com uma fonte ideal Bernoulli(0.5). Após a correção do comprimento de corrida, o espaço de chaves efetivo é de aproximadamente 89 bits ($8,15 \times 10^{26}$ combinações).
• Design de Baixo Overhead: O design proposto alcança uma sobrecarga de área de segurança de 18,4%, o que é significativamente menor do que os trabalhos de bloqueio analógico anteriores (ex: 116%–175% em estudos prévios). A sobrecarga de potência é desprezível (5 µW) sob operação autorizada.

Resultos

• Análise Estatística: O MRLC consegue restringir o comprimento máximo de corrida a 2 sem degradar significativamente a unicidade da chave (a distância de Hamming inter-chave permanece em ~49,75%). O espaço de chaves efetivo é reduzido de $2^{128}$ para $\approx 2^{89}$ devido à restrição de comprimento de corrida, o que ainda torna a busca exaustiva inviável (estimada em $10^{14}$ anos).
• Degradação de Desempenho: Sob condições de chave incorreta, a eficiência de conversão de potência (PCE) cai significativamente. Com 64 bits incorretos, a PCE cai de 0,86 para 0,29, e a tensão de saída cai de 2,18 V para 1,96 V.
• Impacto do HCI: Resultados de simulação indicam que, após um $\Delta V_{th}$ cumulativo de 100 mV, a tensão de saída cai para 1,84 V e o tempo de inicialização aumenta para 23,7 µs. Um $\Delta V_{th}$ de aproximadamente 160–180 mV torna o conversor inoperável mesmo com a chave correta.
• Janela de Ataque: O tempo necessário para acumular dano de HCI suficiente para destruir o chip (aprox. 3,5 anos de estresse cumulativo, ou ~14 anos de tentativas de sondagem não autorizada) é 14 ordens de magnitude menor do que o tempo necessário para esgotar o espaço de chaves de 89 bits. A probabilidade de um atacante de força bruta ter sucesso antes da autodestruição é calculada em $\approx 1,15 \times 10^{-14}$.
• Robustez: O loop de controle da PUF mantém a estabilidade (ganho DC > 60 dB, margem de fase > 45°) através de variações de processo e temperaturas variando de -40°C a 100°C.

Significância
O artigo afirma que este design oferece uma base escalável para assegurar circuitos baseados em comutação através da incorporação da autenticação diretamente no mecanismo de entrega de energia. Ao combinar o bloqueio no domínio do tempo de alta entropia com um mecanismo físico de autodestruição, o sistema elimina a "vantagem de ataque repetido" inerente aos bloqueios analógicos recuperáveis. Os autores enfatizam que o design alcança menores sobrecargas de potência e área do que trabalhos anteriores, enquanto fornece degradação de desempenho insignificante sob operação autorizada. O trabalho posiciona o SCC não apenas como uma fonte de energia, mas como um principal guardião para a segurança do sistema, garantindo que o acesso não autorizado leve à falha permanente do hardware em vez de apenas uma interrupção transitória.