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Compact Zigzag Hexagonal On-Chip Inductor for Area-Efficient Millimeter-Wave RFICs

Este artículo presenta un inductor integrado de tipo zigzag hexagonal compacto diseñado en un proceso CMOS de 45 nm que logra una reducción del 17% en el área de silicio en comparación con las espirales octagonales convencionales, manteniendo al mismo tiempo una alta densidad de inductancia y factor de calidad, tal como lo valida un amplificador de bajo ruido de 31 GHz que alcanza una ganancia de 24.2 dB y una figura de ruido de 2.64 dB.

Autores originales: Naveen Manchala, Bheema Rao Nistala

Publicado 2026-08-26

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CC BY 4.0

Autores originales: Naveen Manchala, Bheema Rao Nistala

Artículo original bajo licencia CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Los dispositivos inalámbricos modernos, desde los teléfonos inteligentes hasta los enlaces satelitales, dependen de una capa oculta de diminutos componentes electrónicos para captar, amplificar y procesar ondas de radio invisibles. Entre estos componentes, el inductor es un bloque de construcción fundamental, que actúa como una unidad de almacenamiento magnético que ayuda a sintonizar los circuitos a frecuencias específicas. En el mundo de los chips de silicio, estos inductores son bobinas planas en forma de espiral grabadas directamente sobre la superficie. Aunque son esenciales, tienen un inconveniente obstinado: son voluminosos. Para obtener la cantidad adecuada de almacenamiento magnético, los ingenieros a menudo tienen que dibujar grandes espirales que consumen un valioso espacio en el chip. A medida que los dispositivos se encogen y la demanda de velocidades de datos más rápidas aumenta, este espacio desperdiciado se convierte en un cuello de botella crítico, obligando a los diseñadores a elegir entre un chip compacto y uno de alto rendimiento.

Investigadores del Instituto Nacional de Tecnología de Warangal, en la India, han abordado este dilema espacial rediseñando la forma del inductor en el chip. En un estudio centrado en la tecnología de ondas milimétricas —la banda de alta frecuencia utilizada para la próxima generación de 5G y más allá—, propusieron una nueva geometría que concentra más potencia magnética en una huella más pequeña. En lugar de las espirales octogonales suaves estándar que se encuentran comúnmente en los kits de diseño de chips, el equipo introdujo un patrón de "zigzag" dentro de una forma hexagonal. Imagine una autopista donde los carriles no son rectos, sino que serpentean de un lado a otro en un patrón apretado y eficiente; esto permite que una carretera más larga quepa en la misma manzana de la ciudad. Al tejer la trayectoria del conductor de esta manera específica de zigzag, los investigadores aumentaron la longitud del cable metálico y la interacción magnética entre sus partes sin expandir el tamaño general del componente.

El equipo creó un modelo digital de este nuevo inductor utilizando un proceso de fabricación de 45 nanómetros, un estándar para los chips de alta velocidad modernos. No se limitaron a dibujar la forma; construyeron una versión flexible y programable que podía ajustarse automáticamente para diferentes necesidades de diseño. A través de simulaciones computacionales detalladas que imitan el comportamiento de las ondas electromagnéticas, probaron qué tan bien funcionaba esta nueva forma a 30 gigahercios, una frecuencia típica para la comunicación inalámbrica avanzada. Los resultados fueron precisos: el nuevo inductor almacenó 162,8 picohenrios de inductancia y mantuvo un factor de calidad de 10,08, una medida de qué tan eficientemente almacena energía sin perderla en forma de calor. Crucialmente, al compararlo con un espiral octogonal tradicional diseñado con las mismas reglas y materiales, esta nueva versión hexagonal de zigzag ocupaba aproximadamente un 17 por ciento menos de área de silicio, ofreciendo casi el mismo rendimiento eléctrico.

Para demostrar que esta forma compacta funciona en un circuito real, los investigadores la integraron en un amplificador de bajo ruido, un dispositivo diseñado para amplificar señales de radio débiles sin añadir estática. Reemplazaron los inductores estándar, más grandes, en un diseño de amplificador de 31 gigahercios con sus nuevas versiones compactas. La simulación mostró que el amplificador continuó funcionando perfectamente, entregando una ganancia de señal de 24,2 decibelios y un factor de ruido de 2,64 decibelios, lo que indica muy poca distorsión de la señal. El resultado más sorprendente fue la huella física de todo el circuito. Al intercambiar los inductores más pequeños durante la implementación de post-diseño (post-layout), el área total de diseño del amplificador se redujo en un 35,2 por ciento. Esta reducción se logró sin cambiar la arquitectura del amplificador ni sus componentes activos, demostrando que la ganancia de espacio provino enteramente de la disposición más inteligente del inductor pasivo.

El estudio confirma que, al alterar la trayectoria de la corriente para incluir estos segmentos de zigzag, los ingenieros pueden mejorar significamente la densidad con la que empaquetan los inductores en un chip. Este enfoque ofrece una solución práctica para el futuro de los circuitos de radiofrecuencia altamente integrados, donde cada micrometro cuadrado de silicio cuenta. Los investigadores validaron sus hallazgos mediante un riguroso modelado electromagnético y pruebas a nivel de circuito, mostrando que la geometría propuesta es una alternativa viable y eficiente en área a los diseños convencionales. A medida que la tecnología inalámbrica avanza hacia frecuencias más altas y dispositivos más pequeños, tales innovaciones en la forma de los componentes básicos serán esenciales para albergar más capacidad en menos espacio.

Resumen Técnico: Inductor On-Chip Hexagonal en Zigzag Compacto para RFICs de Milimétricas Eficientes en Área

Planteamiento del Problema
La creciente densidad de integración de los circuitos integrados de radiofrecuencia (RFIC) de ondas milimétricas ha convertido el área de silicio en una restricción de diseño primaria en los sistemas modernos de front-end de radiofrecuencia (RFFE) CMOS. Los inductores pasivos on-chip, esenciales para componentes tales como amplificadores de bajo ruido (LNA), osciladores controlados por voltaje (VCO) y redes de adaptación de impedancia, ocupan una parte significativa del área del chip. Su rendimiento eléctrico suele estar limitado por la resistencia del conductor, las pérdidas en el sustrato y las capacitancias parásitas. Aunque los kits de diseño de procesos (PDK) comerciales suelen proporcionar inductores de espiral octogonal como un compromiso estándar entre rendimiento y fiabilidad de fabricación, estos componentes de propósito general a menudo no son eficientes en términos de área para circuitos de ondas milimétricas específicos de aplicación, donde se deben integrar múltiples inductores dentro de una huella limitada. Los enfoques existentes para mejorar el rendimiento, como las estructuras 3D multicapa o las geometrías planas modificadas (por ejemplo, fractales o en forma de V), a menudo introducen efectos parásitos adicionales o no logran proporcionar reemplazos compactos para los inductores estándar de los PDK sin comprometer el rendimiento de alta frecuencia.

Metodología
Para abordar estas limitaciones, los autores proponen un inductor on-chip hexagonal en zigzag compacto diseñado para tecnología CMOS de 45 nm. La metodología central consiste en:

Innovación Geométrica: La geometría propuesta introduce segmentos de conductor en zigzag dentro de una espiral hexagonal. A diferencia de las espirales convencionales donde el conductor sigue bordes rectos entre vértices, este diseño utiliza segmentos de zigzag inclinados. Esta configuración aumenta la longitud efectiva de la trayectoria de corriente y el acoplamiento de flujo magnético dentro de casi la misma área proyectada, mejorando así la densidad de inductancia sin aumentar la huella total.
Implementación de Celda Parametrizada (PCell): El inductor se implementa como una PCell utilizando el lenguaje SKILL en el entorno Cadence Virtuoso. Esto permite que la geometría se regenere automáticamente basada en parámetros de diseño (ancho del conductor, espaciado, número de vueltas, capa de metal), asegurando la compatibilidad con los flujos de diseño CMOS estándar y facilitando la evaluación sistemática.
Modelado Analítico: Se desarrolló una formulación semi-analítica por segmentos para modelar la inductancia. A diferencia de los enfoques de dimensiones equivalentes, este método descompone la trayectoria del conductor en $N_s$ segmentos rectos, calculando la autoinductancia mediante expresiones de conductor finito (Grover) y la inductancia mutua mediante la formulación de Neumann. Este enfoque contabiliza explícitamente las coordenadas y orientaciones de las secciones de zigzag inclinadas.
Simulación Electromagnética: Se realizaron simulaciones electromagnéticas de onda completa utilizando el solver EMX para caracterizar el comportamiento dependiente de la frecuencia del inductor, incluyendo el efecto skin, el efecto de proximidad y las pérdidas en el sustrato.
Validación a Nivel de Circuito: El inductor propuesto se integró en un LNA de banda estrecha de dos etapas a 31 GHz. El diseño del LNA permaneció sin cambios respecto a una topología estándar (usando etapas de entrada de puerta común con reutilización de corriente y de ganancia de fuente común), utilizando los inductores propuestos como reemplazos directos de los inductores octogonales estándar del PDK para aislar el impacto de la geometría en el rendimiento del circuito.

Contribuciones Clave

Geometría Novel: Introducción de una topología de espiral hexagonal en zigzag que extiende la trayectoria efectiva de la corriente para mejorar la densidad de inductancia.
Automatización de Diseño: Desarrollo de un marco de celda parametrizada (PCell) que permite la generación flexible de la geometría en zigzag cumpliendo con las restricciones del PDK.
Marco Analítico: Un método de cálculo de inductancia por segmentos que modela con precisión la disposición espacial única de los segmentos de conductor inclinados.
Eficiencia de Área: Demostración de una reducción significativa en el área de silicio en comparación con las espirales octogonales convencionales e inductores estándar de PDK, manteniendo o mejorando el rendimiento de RF.

Resultados
El inductor propuesto fue caracterizado y validado a través de los siguientes resultados:

Rendimiento del Inductor: A 30 GHz, el inductor propuesto logra una inductancia de 162.8 pH con un factor de calidad (Q) de 10.08. El Q máximo alcanza 25.31 en 113.4 GHz, con una frecuencia de autorresonancia (SRF) de 209.9 GHz.
Comparación de Área: Comparado con un espiral octogonal equivalente diseñado bajo idénticas restricciones tecnológicas (mismo ancho de conductor, espaciado y vueltas), la geometría hexagonal en zigzag propuesta ocupa aproximadamente un 17% menos de área de silicio (26 µm × 20.5 µm frente a 23 µm × 27 µm).
Comparación con PDK: Al compararse con los inductores estándar de CMOS de 45 nm utilizados en el LNA, los inductores propuestos demostraron una reducción de área mínima del 10.9% y una mejora del factor de calidad de más del 21% para valores de inductancia idénticos.
Validación del LNA: El LNA de 31 GHz que incorpora los inductores propuestos logró una ganancia post-layout de 24.2 dB, una figura de ruido (NF) de 2.64 dB y una pérdida de retorno de entrada (S11) de 19.7 dB a 31.2 GHz.
Impacto a Nivel de Sistema: Reemplazar los inductores estándar del PDK con la geometría compacta propuesta en el LNA redujo el área total del layout en un 35.2% (de 0.01674 mm² a 0.01084 mm²) sin alterar la topología del circuito ni degradar el rendimiento de RF.

Significado
El artículo afirma que la geometría hexagonal en zigzag propuesta proporciona una solución compacta y efectiva para RFICs CMOS de ondas milimétricas altamente integrados. Al mejorar la densidad de inductancia mediante la optimización geométrica en lugar de estructuras multicapa complejas, el diseño ofrece una alternativa práctica a los inductores convencionales de los PDK. Los resultados demuestran que este enfoque permite una reducción significativa del área de silicio en los layouts de RFIC preservando, y en algunos casos mejorando, métricas críticas de rendimiento de RF como la ganancia, la figura de ruido y el factor de calidad. Los autores posicionan este trabajo como un candidato prometedor para diseños de front-end de 5G compactos donde la eficiencia del área de silicio es primordial.

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