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Compact Zigzag Hexagonal On-Chip Inductor for Area-Efficient Millimeter-Wave RFICs

本文提出了一种在 45 nm CMOS 工艺下设计的紧凑型锯齿状六边形片上电感，与传统的八角螺旋电感相比，该设计在保持高电感密度和品质因数的条件下，实现了 17% 的硅面积缩减，并通过一个实现 24.2 dB 增益和 2.64 dB 噪声系数的 31 GHz 低噪声放大器验证了其性能。

原作者： Naveen Manchala, Bheema Rao Nistala

发布于 2026-08-26

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CC BY 4.0

原作者： Naveen Manchala, Bheema Rao Nistala

原始论文采用 CC BY 4.0 许可（https://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

从智能手机到卫星链路，现代无线设备都依赖于一层隐藏的微型电子元件来捕捉、放大并处理不可见的无线电波。在这些元件中，电感器是一个基础构建模块，它作为一个磁存储单元，帮助电路调谐到特定频率。在硅芯片的世界里，这些电感器是直接蚀刻在表面上的扁平螺旋线圈。尽管它们至关重要，但却有一个顽固的缺点：体积庞大。为了获得足够的磁存储量，工程师通常不得不绘制巨大的螺旋形，这消耗了芯片上宝贵的空间。随着设备趋向小型化以及对更高数据传输速度的需求，这种浪费的空间成为了一个关键的瓶颈，迫使设计者在紧凑型芯片与高性能芯片之间做出抉择。

印度瓦朗加尔国立技术学院的研究人员通过重新设计片上电感器的形状，解决了这一空间困境。在一项专注于毫米波技术（用于下一代5G及更高频段的高频波段）的研究中，他们提出了一种能在更小占地面积内封装更多磁功率的新几何结构。研究团队没有采用芯片设计工具包中常见的标准平滑八角螺旋形，而是引入了一种在六边形内部的“锯齿状”图案。想象一下一条高速公路，其车道不是直的，而是以一种紧凑且高效的模式来回穿梭；这使得更长的道路可以容纳在同一个街区内。通过以这种特定的锯齿状方式编织导线路径，研究人员在不扩大组件整体尺寸的情况下，增加了金属线的长度及其各部分之间的磁相互作用。

团队使用45纳米制造工艺（现代高速芯片的标准）创建了这个新电感器的数字模型。他们不仅是绘制了形状，还构建了一个灵活且可编程的版本，可以根据不同的设计需求进行自动调整。通过模拟电磁波行为的详细计算机仿真，他们测试了该新形状在30吉赫兹（一种典型的先进无线通信频率）下的表现。结果非常精确：新电感器存储了162.8皮亨的电感量，并保持了10.08的品质因数——品质因数是衡量能量存储效率而不因热量而损失的指标。至关重要的是，与使用完全相同规则和材料设计的传统八角螺旋相比，这个新的锯齿状六边形版本占据的硅面积减少了约17%，同时提供了近乎相同的电气性能。

为了证明这种紧凑形状在实际电路中的有效性，研究人员将其嵌入到一个低噪声放大器中，这是一种旨在增强微弱无线电信号且不增加静电噪声的设备。他们将一个31吉赫兹放大器设计中标准的、较大的电感器替换成了他们的新型紧凑版。仿真显示，该放大器能够完美运行，提供24.2分贝的信号增益和2.64分贝的噪声系数（这表明信号失真极小）。最引人注目的结果是整个电路的物理占用空间。通过在版图实现阶段换入更小的电感器，放大器的总布局面积缩小了35.2%。这种缩减是在没有改变放大器架构或其有源元件的情况下实现的，这证明了空间的节省完全来自于被动电感器更智能的排列方式。

该研究证实，通过改变电流路径以包含这些锯齿段，工程师可以显著提高电感器在芯片上的封装密度。这种方法为未来高度集成的射频电路提供了一个实用的解决方案，在这些电路中，每一平方微米的硅片都至关重要。研究人员通过严格的电磁建模和电路级测试验证了他们的发现，表明所提出的几何结构是传统设计的可行且节省面积的替代方案。随着无线技术向更高频率和更小设备迈进，这种对基础元件形状的创新对于在更小的空间内实现更多功能至关重要。

技术摘要：用于高面积效率毫米波 RFIC 的紧凑型锯齿状六边形片上电感器

问题陈述
毫米波射频集成电路（RFIC）日益提高的集成密度使得硅片面积成为现代 CMOS 射频前端（RFFE）系统中的主要设计约束。片上被动电感器（对于诸如低噪声放大器（LNA）、压控振荡器（VCO）和阻抗匹配网络等组件至关重要）占据了显著的芯片面积。其电性能通常受导体电阻、衬底损耗和寄生电容的限制。虽然商业工艺设计包（PDK）通常提供八角形螺旋电感器作为性能与制造可靠性之间的标准折衷方案，但这些通用组件对于需要将多个电感器集成在有限足迹内的特定应用毫米波电路而言，往往不是面积效率最高的。现有的改进性能的方法，如多层 3D 结构或改进的平面几何结构（例如分形或 V 型），往往会引入额外的寄生效应，或者无法在不牺牲高频性能的情况下，为标准 PDK 电感器提供紧凑的替代方案。

方法论
为了解决这些局限性，作者提出了一种针对 45 nm CMOS 工艺设计的紧凑型锯齿状六边形片上电感器。核心方法包括：

几何创新： 所提出的几何结构在六边形螺旋内引入了锯齿状导体段。与导体在顶点之间遵循直线边缘的传统螺旋不同，该设计采用了倾斜的锯齿段。这种配置在几乎相同的投影面积内增加了有效电流路径长度和磁通量耦合，从而在不增加整体足迹的情况下提高了电感密度。
参数化单元（PCell）实现： 该电感器使用 Cadence Virtuoso 环境中的 SKILL 语言实现为 PCell。这使得几何结构可以根据设计参数（导体宽度、间距、圈数、金属层）自动再生，从而确保与标准 CMOS 设计流程的兼容性，并促进系统化评估。
解析建模： 开发了一种分段式半解析公式来对电感进行建模。与等效维度方法不同，该方法将导体路径分解为 $N_s$ 个直线段，使用有限导体表达式（Grover）计算自感，并使用 Neumann 公式计算互感。该方法明确考虑了倾斜锯齿段的坐标和方向。
电磁仿真： 使用 EMX 求解器进行了全波电磁仿真，以表征电感器的频率相关行为，包括趋肤效应、邻近效应和衬底损耗。
电路级验证： 将所提出的电感器集成到两级 31 GHz 窄带低噪声放大器（LNA）中。LNA 设计保持标准拓扑不变（采用电流复用共栅输入和共源增益级），使用所提出的电感器作为标准 PDK 八角形电感的直接替代品，以隔离几何结构对电路性能的影响。

主要贡献

新颖几何结构： 引入了锯齿状六角螺旋拓扑，通过扩展有效电流路径来提高电感密度。
设计自动化： 开发了参数化单元（PCell）框架，能够灵活生成锯齿几何结构，同时符合 PDK 约束。
解析框架： 提供了一种分段式电感计算方法，能够准确模拟独特的倾斜导体段空间排列。
面积效率： 证明了与传统的八角形螺旋相比，该设计在显著减少硅片面积的同时，仍能保持或提高 RF 性能。

结果
所提出的电感器通过以下结果进行了表征和验证：

电感器性能： 在 30 GHz 下，所提出的电感器实现了 162.8 pH 的电感和 10.08 的品质因数（Q）。最大 Q 值在 113.4 GHz 时达到 25.31，自谐振频率（SRF）为 209.9 GHz。
面积比较： 与在相同技术约束下（相同的导体宽度、间距和圈数）设计的等效八角形螺旋相比，所提出的锯齿状六边形几何结构占据的硅面积减少了约 17%（26 µm × 20.5 µm 对比 23 µm × 27 µm）。
PDK 比较： 与 LNA 中使用的标准 45 nm CMOS PDK 电感器相比，所提出的电感器在相同电感值下实现了至少 10.9% 的面积缩减和超过 21% 的品质因数提升。
LNA 验证： 采用所提出电感的 31 GHz LNA 在 31.2 GHz 处实现了 24.2 dB 的后仿真增益、2.64 dB 的噪声系数（NF）以及 19.7 dB 的输入回波损耗（S11）。
系统级影响： 在 LNA 中使用所提出的紧凑几何结构替换标准 PDK 电感器，在不改变电路拓扑或降低 RF 性能的情况下，减少了总布局面积的 35.2%（从 0.01674 mm² 降至 0.01084 mm²）。

意义
本文声称，所提出的锯齿状六边形几何结构为高度集成的毫米波 CMOS RFIC 提供了一种紧凑且有效的解决方案。通过几何优化而非复杂的多层结构来提高电感密度，该设计为传统的 PDK 电感器提供了一个实用的替代方案。结果表明，这种方法可以在保持甚至增强关键 RF 性能指标（如增益、噪声系数和品质因数）的同时，实现 RFIC 布局的显著面积缩减。作者将这项工作定位为面向硅面积效率至关重要的 5G 前端设计的有力候选方案。

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